JPH05129538A - 複合形半導体素子の構造 - Google Patents
複合形半導体素子の構造Info
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- JPH05129538A JPH05129538A JP3312015A JP31201591A JPH05129538A JP H05129538 A JPH05129538 A JP H05129538A JP 3312015 A JP3312015 A JP 3312015A JP 31201591 A JP31201591 A JP 31201591A JP H05129538 A JPH05129538 A JP H05129538A
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Abstract
(57)【要約】
【目的】自己消去形で大容量のカスコード接続式の複合
半導体素子を得ることにある。 【構成】円板状金属基板の円柱状凸起側外周に沿って、
複数のＭＯＳＦＥＴのドレイン部を接着し、この金属基
板の上でこの凸起部と複数のＭＯＳＦＥＴ間に帯リング
状電極を接合したリング状絶縁材を接着し、反凸起部側
に熱伝導良好な絶縁板を同心状に重ね合わせ、絶縁板の
反対側面は、下部主電極のくり抜部底面に当接または接
着し、各ＭＯＳＦＥＴのソースパッドと下部主電極の縁
周部のリング状平面とはそれぞれ対向位置付近にて複数
の線条またはリボン状平板等により接続し、各ＭＯＳＦ
ＥＴのソースパッドと帯リング状電極間はそれぞれの対
向位置付近にて線状等により接続し、凸起部の円形平面
に自己消弧形素子の主電極を当接し、他の電極は本複合
形半導体素子の上部主電極に当接するなどして構成した
ものである。
半導体素子を得ることにある。 【構成】円板状金属基板の円柱状凸起側外周に沿って、
複数のＭＯＳＦＥＴのドレイン部を接着し、この金属基
板の上でこの凸起部と複数のＭＯＳＦＥＴ間に帯リング
状電極を接合したリング状絶縁材を接着し、反凸起部側
に熱伝導良好な絶縁板を同心状に重ね合わせ、絶縁板の
反対側面は、下部主電極のくり抜部底面に当接または接
着し、各ＭＯＳＦＥＴのソースパッドと下部主電極の縁
周部のリング状平面とはそれぞれ対向位置付近にて複数
の線条またはリボン状平板等により接続し、各ＭＯＳＦ
ＥＴのソースパッドと帯リング状電極間はそれぞれの対
向位置付近にて線状等により接続し、凸起部の円形平面
に自己消弧形素子の主電極を当接し、他の電極は本複合
形半導体素子の上部主電極に当接するなどして構成した
ものである。
Description
【０００１】
【産業上の利用分野】本発明は圧接形式の自己消弧形素
子とＭＯＳＦＥＴをカスコード接続した複合形半導体素
子の構造に関するものである。
子とＭＯＳＦＥＴをカスコード接続した複合形半導体素
子の構造に関するものである。
【０００２】
【従来の技術】従来、平板状の熱伝導性絶縁基板上に複
数の半導体チツプを平面状に実装して形成した複合半導
体素子は、例えば、富士時報 VO L ，61 NO ，11 1988
〔（13）701 頁、（14）702 頁の図３〕に掲載されてい
るようなものが身受けられる。すなわち、中小容量の自
己消弧形素子を小電力の信号で駆動したり、高速でスイ
ッチング動作させ、低損失化を図る目的で自己消弧形素
子ＭＯＳＦＥＴを組合せて平板状基板に平面配置した複
合形半導体素子が掲載されている。
数の半導体チツプを平面状に実装して形成した複合半導
体素子は、例えば、富士時報 VO L ，61 NO ，11 1988
〔（13）701 頁、（14）702 頁の図３〕に掲載されてい
るようなものが身受けられる。すなわち、中小容量の自
己消弧形素子を小電力の信号で駆動したり、高速でスイ
ッチング動作させ、低損失化を図る目的で自己消弧形素
子ＭＯＳＦＥＴを組合せて平板状基板に平面配置した複
合形半導体素子が掲載されている。
【０００３】
【発明が解決しようとする課題】しかし、かような構造
のものにおいては、次のような欠点があった。 （１）中小容量の自己消弧形素子を小電力の信号で駆動
したり、高速でスイッチング動作させ、低損失化を計る
目的で自己消弧形素子にＭＯＳＦＥＴを組合せ、平板状
基板に平面配置した複合形半導体素子が製作されている
が、大容量の自己消弧形素子では、殆んどの場合平型の
圧接構造を採用しており、一方、ＭＯＳＦＥＴはプレー
ナ形で、電極の１つであるドレイン極は接着構造で他の
電極のゲート極やソース極はアルミ線等でボンディング
して結線するタイプであるため、平型の圧接構造の自己
消弧形素子とは素子の実装形態か異なり、一体化した複
合形半導体素子として構成が容易でなく、大容量の平型
圧接構造の複合形半導体素子は実現されていない。 （２）中小容量の延長上の構造として、平板状基板に複
数組の複合形半導体素子を平面配置して並列駆動するこ
とにより素子容量を大電流化する方式の場合、自己消弧
形素子とＭＯＳＦＥＴの各チップ形状の制約および各電
極を接続するワイアボンディングの配置上の制約がある
ため、電流容量に見合った最適な配置設計が難しかっ
た。 （３）ＭＯＳＦＥＴは、製作の難しさよりチップで大電
流用が作成されていないことや、オン抵抗が大きいこと
から、自己消弧形素子１つに対してＭＯＳＦＥＴを複数
個並列接続して使用するが、並列に接続する場合、配線
のワイアボンディング長が揃えずらく、配線インピーダ
ンス相互に差ができるため各ＭＯＳＦＥＴの電流にアン
バランスが生じ、大電流化が困難であった。本発明は、
以上の従来の問題点を解決し、自己消弧形で大容量のカ
スコード接続式の複合形半導体素子の構造を提供するこ
とにある。
のものにおいては、次のような欠点があった。 （１）中小容量の自己消弧形素子を小電力の信号で駆動
したり、高速でスイッチング動作させ、低損失化を計る
目的で自己消弧形素子にＭＯＳＦＥＴを組合せ、平板状
基板に平面配置した複合形半導体素子が製作されている
が、大容量の自己消弧形素子では、殆んどの場合平型の
圧接構造を採用しており、一方、ＭＯＳＦＥＴはプレー
ナ形で、電極の１つであるドレイン極は接着構造で他の
電極のゲート極やソース極はアルミ線等でボンディング
して結線するタイプであるため、平型の圧接構造の自己
消弧形素子とは素子の実装形態か異なり、一体化した複
合形半導体素子として構成が容易でなく、大容量の平型
圧接構造の複合形半導体素子は実現されていない。 （２）中小容量の延長上の構造として、平板状基板に複
数組の複合形半導体素子を平面配置して並列駆動するこ
とにより素子容量を大電流化する方式の場合、自己消弧
形素子とＭＯＳＦＥＴの各チップ形状の制約および各電
極を接続するワイアボンディングの配置上の制約がある
ため、電流容量に見合った最適な配置設計が難しかっ
た。 （３）ＭＯＳＦＥＴは、製作の難しさよりチップで大電
流用が作成されていないことや、オン抵抗が大きいこと
から、自己消弧形素子１つに対してＭＯＳＦＥＴを複数
個並列接続して使用するが、並列に接続する場合、配線
のワイアボンディング長が揃えずらく、配線インピーダ
ンス相互に差ができるため各ＭＯＳＦＥＴの電流にアン
バランスが生じ、大電流化が困難であった。本発明は、
以上の従来の問題点を解決し、自己消弧形で大容量のカ
スコード接続式の複合形半導体素子の構造を提供するこ
とにある。
【０００４】
【課題を解決するための手段】つまり、その目的を達成
するための手段は、 請求項１において、自己消弧形素子とＭＯＳＦＥＴの
組合せによるカスコード接続式圧接形複合半導体素子に
おいて、円柱状の凸起部を有する円板状金属基板と、こ
の円板状金属基板の凸起部側の外周に複数個のＭＯＳＦ
ＥＴのドレイン部を接合し、これらのＭＯＳＦＥＴと円
板状金属基板の凸起部との相互間に、円板状金属基板と
は電気的に絶縁するリング状絶縁材を介して円板状金属
基板に帯リング状電極を接合する。円板状金属基板の反
凸起側面には熱伝導性良好な電気的絶縁性のある絶縁板
の一面を当接し、この下部反当接面には円柱状くり抜部
を有する下部主電極のくり抜底面に絶縁板の他の一面を
当接する。
するための手段は、 請求項１において、自己消弧形素子とＭＯＳＦＥＴの
組合せによるカスコード接続式圧接形複合半導体素子に
おいて、円柱状の凸起部を有する円板状金属基板と、こ
の円板状金属基板の凸起部側の外周に複数個のＭＯＳＦ
ＥＴのドレイン部を接合し、これらのＭＯＳＦＥＴと円
板状金属基板の凸起部との相互間に、円板状金属基板と
は電気的に絶縁するリング状絶縁材を介して円板状金属
基板に帯リング状電極を接合する。円板状金属基板の反
凸起側面には熱伝導性良好な電気的絶縁性のある絶縁板
の一面を当接し、この下部反当接面には円柱状くり抜部
を有する下部主電極のくり抜底面に絶縁板の他の一面を
当接する。
【０００５】各ＭＯＳＦＥＴのソースパットと前記下部
主電極のくり抜かれなかつた縁周部のリング状平面間を
各ＭＯＳＦＥＴの対向位置付近で複数本の線条またはリ
ボン状平板等により接続し、同様にして各ＭＯＳＦＥＴ
のゲートパッドと前記帯リング状電極間をそれぞれの対
向位置付近で線条またはリボン状平板等により結線す
る。円板状金属基板の凸起部には、圧接形の自己消弧形
素子の一主電極面を当接し、これらを上下方向から一体
的に圧接する構成として、下部では下部主電極の反くり
抜路面を、上部では前記自己消弧形素子の他の主電極に
当接させた下部主電極をそれぞれカスコード接続式の複
合形半導体素子の各主電極として構成するようにしたも
のである。 請求項２において、各ＭＯＳＦＥＴのゲートパッドと
前記帯リング状電極間をそれぞれの対向位置付近で各々
数Ω〜数10Ωの抵抗器を用いて接続するように構成す
る。
主電極のくり抜かれなかつた縁周部のリング状平面間を
各ＭＯＳＦＥＴの対向位置付近で複数本の線条またはリ
ボン状平板等により接続し、同様にして各ＭＯＳＦＥＴ
のゲートパッドと前記帯リング状電極間をそれぞれの対
向位置付近で線条またはリボン状平板等により結線す
る。円板状金属基板の凸起部には、圧接形の自己消弧形
素子の一主電極面を当接し、これらを上下方向から一体
的に圧接する構成として、下部では下部主電極の反くり
抜路面を、上部では前記自己消弧形素子の他の主電極に
当接させた下部主電極をそれぞれカスコード接続式の複
合形半導体素子の各主電極として構成するようにしたも
のである。 請求項２において、各ＭＯＳＦＥＴのゲートパッドと
前記帯リング状電極間をそれぞれの対向位置付近で各々
数Ω〜数10Ωの抵抗器を用いて接続するように構成す
る。
【０００６】
【作用】本複合形半導体素子において、円板状金属基板
１は各ＭＯＳＦＥＴ３のドレイン3d相互を、下部主電極
７の縁周部のリング状平面7sは各ＭＯＳＦＥＴ３のソー
ス3s相互を、同様に円板状金属基板1 からリング状絶縁
材2 により絶縁された帯リング状電極2gにより、各ＭＯ
ＳＦＥＴ３のゲート3g相互をそれぞれ互に電気的に接続
する媒体を形成している。この円板状金属基板1 の凸起
部中央に大電流容量で圧接形の自己消弧形素子を配置し
て、ワイアボンディング形式のＭＯＳＦＥＴチップと圧
接形素子の一体化構成を実現している。この構成によ
り、全てのＭＯＳＦＥＴ３を互に並列接続して容易に全
体としてのＭＯＳＦＥＴの電流容量を増している。
１は各ＭＯＳＦＥＴ３のドレイン3d相互を、下部主電極
７の縁周部のリング状平面7sは各ＭＯＳＦＥＴ３のソー
ス3s相互を、同様に円板状金属基板1 からリング状絶縁
材2 により絶縁された帯リング状電極2gにより、各ＭＯ
ＳＦＥＴ３のゲート3g相互をそれぞれ互に電気的に接続
する媒体を形成している。この円板状金属基板1 の凸起
部中央に大電流容量で圧接形の自己消弧形素子を配置し
て、ワイアボンディング形式のＭＯＳＦＥＴチップと圧
接形素子の一体化構成を実現している。この構成によ
り、全てのＭＯＳＦＥＴ３を互に並列接続して容易に全
体としてのＭＯＳＦＥＴの電流容量を増している。
【０００７】これらのＭＯＳＦＥＴ３は、自己消弧形素
子５に対してそれぞれ対象な位置関係に配置され、各線
条4sの長さが等しく接続されるため、各配線インピーダ
ンスは均等となって各ＭＯＳＦＥＴ３への電流は均一に
ながれ、カスコード式複合形半導体素子の大容量化を実
現している。また、抵抗器９の目的は各ＭＯＳＦＥＴ３
の各ゲートに共通に印加される制御電圧信号により駆動
されるが、各ＭＯＳＦＥＴ３の入力容量のわずかな差や
増巾度および駆動信号源からの位置により生じる配線イ
ンダクタンスの差等によりＭＯＳＦＥＴ３のターンオン
動作時間に差が生じ、ＭＯＳＦＥＴ３相互間の電流アン
バランスを生ずるため、ＭＯＳＦＥＴ３の増巾度を所要
範囲に制限し、各ＭＯＳＦＥＴ３が同時に動作するよう
に作用する。
子５に対してそれぞれ対象な位置関係に配置され、各線
条4sの長さが等しく接続されるため、各配線インピーダ
ンスは均等となって各ＭＯＳＦＥＴ３への電流は均一に
ながれ、カスコード式複合形半導体素子の大容量化を実
現している。また、抵抗器９の目的は各ＭＯＳＦＥＴ３
の各ゲートに共通に印加される制御電圧信号により駆動
されるが、各ＭＯＳＦＥＴ３の入力容量のわずかな差や
増巾度および駆動信号源からの位置により生じる配線イ
ンダクタンスの差等によりＭＯＳＦＥＴ３のターンオン
動作時間に差が生じ、ＭＯＳＦＥＴ３相互間の電流アン
バランスを生ずるため、ＭＯＳＦＥＴ３の増巾度を所要
範囲に制限し、各ＭＯＳＦＥＴ３が同時に動作するよう
に作用する。
【０００８】
【実施例】以下、本発明の一実施例について、請求項別
に図面により説明する。 （１）請求項１について、図１は本発明の一実施例を示
す平面図、図２は図１のＡ−Ａ断面図、図３は自己消弧
形素子の一実施例を示す主電極の平面図、図４は図３の
一部断面図、図５は図１と対比させるための回路図であ
り、図１〜５において、 円板状金属基板１の円柱状凸起側の外周に沿って、複
数のＭＯＳＦＥＴ３のドレイン部3dを接着する。 円板状金属基板１上で、該基板１の円柱状凸起部と複
数ＭＯＳＦＥＴ３間に帯リング状電極2gを接合したリン
グ状絶縁材２を接着する。 円板状金属基板１の反凸起部側に熱伝導良好な絶縁板
８を同心状に重ね合わせる。 前記絶縁板８の反対側面は、下部主要電極７のくり抜
部底面7aに当接または接着する。 各ＭＯＳＦＥＴ３のソースパッド3sと下部主電極７の
縁周部のリング状平面7sとは、それぞれの対向位置付近
にて複数の線条またはリボン状平板4s等により接続す
る。 各ＭＯＳＦＥＴ３のゲートパッド3gと前記帯リング状
電極2g間は、それぞれの対向位置付近にて線状4g等によ
り接続する。 円板状金属基板1 の円柱状凸起部1aの円形平面に、自
己消弧形素子５の主電極5Kを当接する。 自己消弧形素子５の他の電極5aは、本複合形半導体素
子の上部主電極６に当接される。 以上の構成により、上側の主電極６と下側の主電極７
間を一体に圧接する構成とする。
に図面により説明する。 （１）請求項１について、図１は本発明の一実施例を示
す平面図、図２は図１のＡ−Ａ断面図、図３は自己消弧
形素子の一実施例を示す主電極の平面図、図４は図３の
一部断面図、図５は図１と対比させるための回路図であ
り、図１〜５において、 円板状金属基板１の円柱状凸起側の外周に沿って、複
数のＭＯＳＦＥＴ３のドレイン部3dを接着する。 円板状金属基板１上で、該基板１の円柱状凸起部と複
数ＭＯＳＦＥＴ３間に帯リング状電極2gを接合したリン
グ状絶縁材２を接着する。 円板状金属基板１の反凸起部側に熱伝導良好な絶縁板
８を同心状に重ね合わせる。 前記絶縁板８の反対側面は、下部主要電極７のくり抜
部底面7aに当接または接着する。 各ＭＯＳＦＥＴ３のソースパッド3sと下部主電極７の
縁周部のリング状平面7sとは、それぞれの対向位置付近
にて複数の線条またはリボン状平板4s等により接続す
る。 各ＭＯＳＦＥＴ３のゲートパッド3gと前記帯リング状
電極2g間は、それぞれの対向位置付近にて線状4g等によ
り接続する。 円板状金属基板1 の円柱状凸起部1aの円形平面に、自
己消弧形素子５の主電極5Kを当接する。 自己消弧形素子５の他の電極5aは、本複合形半導体素
子の上部主電極６に当接される。 以上の構成により、上側の主電極６と下側の主電極７
間を一体に圧接する構成とする。
【０００９】（２）請求項２において、図６は本発明の
他の実施例を示す回路図であり、図１の各線条4g等を抵
抗器９（抵抗値は数Ω〜数10Ω）に置き換えて、各ＭＯ
ＳＦＥＴ３のゲート極を互に抵抗器９を介して並列に接
続している。
他の実施例を示す回路図であり、図１の各線条4g等を抵
抗器９（抵抗値は数Ω〜数10Ω）に置き換えて、各ＭＯ
ＳＦＥＴ３のゲート極を互に抵抗器９を介して並列に接
続している。
【００１０】
【発明の効果】以上説明したように本発明によれば、大
電力用の圧接形バイポーラトランジスタやＧＴＯサイリ
スタや、ＳＩサイリスタなどの自己消弧形素子とＭＯＳ
ＦＥＴとのカスコード方式の複合形半導体素子の構成が
容易にできるようになった。このため、大電力用素子の
カスコード接続が実現でき、ＭＯＳＦＥＴの効果により
自己消弧形素子のベース、またはゲート駆動が電流駆動
形より電圧駆動形に変換できるところから、駆動電力が
大幅に低減された大電力用自己消弧形の複合形半導体素
子が実現できる。また、自己消弧形素子に対して複数個
のＭＯＳＦＥＴ相互の配置が互に同心状に対象であるた
め、各ＭＯＳＦＥＴ間の電流分担も等しくなること、お
よび各ＭＯＳＦＥＴのゲートを抵抗器を介して並列に接
続することが容易な構造であること、更に自己消弧形素
子も各ＭＯＳＦＥＴの各発熱は、それぞれ上部電極や下
部点極に放熱容易な構成であるため、大電力素子として
好都合であるなどの利点を有する。
電力用の圧接形バイポーラトランジスタやＧＴＯサイリ
スタや、ＳＩサイリスタなどの自己消弧形素子とＭＯＳ
ＦＥＴとのカスコード方式の複合形半導体素子の構成が
容易にできるようになった。このため、大電力用素子の
カスコード接続が実現でき、ＭＯＳＦＥＴの効果により
自己消弧形素子のベース、またはゲート駆動が電流駆動
形より電圧駆動形に変換できるところから、駆動電力が
大幅に低減された大電力用自己消弧形の複合形半導体素
子が実現できる。また、自己消弧形素子に対して複数個
のＭＯＳＦＥＴ相互の配置が互に同心状に対象であるた
め、各ＭＯＳＦＥＴ間の電流分担も等しくなること、お
よび各ＭＯＳＦＥＴのゲートを抵抗器を介して並列に接
続することが容易な構造であること、更に自己消弧形素
子も各ＭＯＳＦＥＴの各発熱は、それぞれ上部電極や下
部点極に放熱容易な構成であるため、大電力素子として
好都合であるなどの利点を有する。
【００１１】
【図１】図１は本発明の請求項１記載の一実施例を示す
平面図である。
平面図である。
【図２】図２は図１のＡ−Ａ線矢視方向断面図である。
【図３】図３は図２の自己消弧形素子の一例を示す主電
極の平面図である。
極の平面図である。
【図４】図４は図３の一部断面図である。
【図５】図５は図１の回路図である。
【図６】図６は本発明の請求項２記載の説明用の回路図
である。
である。
【００１２】
１ 円板状金属基板 ２ リング状絶縁材 ３ ＭＯＳＦＥＴ ５ 自己消弧形素子 ６ 上部主電極 ７ 下部主電極 ８ 絶縁板 ９ 抵抗器 2g 帯リング状電極
Claims (2)
- 【請求項１】 自己消弧形素子とＭＯＳＦＥＴの組合せ
によるカスコード接続式圧接形複合半導体素子におい
て、円柱状の凸起部を有する円板金属基板と、この円板
状金属基板の半凸起部側に同心状に密着させた円板状の
熱伝導良好な絶縁板と、前記円板状金属基板の凸起部側
の外周に設けドレイン部を前記円板状金属基板に接着さ
せた複数のＭＯＳＦＥＴと、前記円板状金属基板の凸起
部と、前記外周に設けた複数のＭＯＳＦＥＴ間で前記円
板状金属基板上に接着したリング状絶縁材上の帯リング
状電極と、前記円柱状の凸起部の円形平面に自己消弧形
素子の一方の主電極を当接し、他の主電極を本複合形半
導体素子の一方の主電極に当接し、前記円板状の絶縁板
の前記円板状金属基板に密着せしめなかった面に複合形
半導体素子の円柱状くり抜部を有する他の主電極のくり
抜部円形底面を当接し、前記各々のＭＯＳＦＥＴのソー
スパッドと前記主電極のくり抜かれなかった縁周部のリ
ング状平面間とをそれぞれの対向位置付近で複数体の線
条、またはリボン状平板等により接続し、一方の上部主
電極と他方の下部主電極間を上下に一体に圧接するよう
構成したことを特徴とする複合形半導体素子の構造 - 【請求項２】 前記各々のＭＯＳＦＥＴのゲートパツド
と前記帯リング状電極とをそれぞれ対向位置付近で抵抗
器を介して互のゲート相互を並列に接続したことを特徴
とする請求項１記載の複合形半導体素子の構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312015A JP2634981B2 (ja) | 1991-10-30 | 1991-10-30 | 複合形半導体素子の構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312015A JP2634981B2 (ja) | 1991-10-30 | 1991-10-30 | 複合形半導体素子の構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129538A true JPH05129538A (ja) | 1993-05-25 |
| JP2634981B2 JP2634981B2 (ja) | 1997-07-30 |
Family
ID=18024190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3312015A Expired - Lifetime JP2634981B2 (ja) | 1991-10-30 | 1991-10-30 | 複合形半導体素子の構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634981B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298762A (zh) * | 2015-05-29 | 2017-01-04 | 富士电机（中国）有限公司 | 功率半导体模块及电动汽车驱动用电动机 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151864A (ja) * | 1984-08-21 | 1986-03-14 | Internatl Rectifier Corp Japan Ltd | 複合半導体装置 |
| JPS6232555U (ja) * | 1985-08-12 | 1987-02-26 | ||
| JPH01122146A (ja) * | 1987-11-06 | 1989-05-15 | Fuji Electric Co Ltd | 平形半導体装置 |
-
1991
- 1991-10-30 JP JP3312015A patent/JP2634981B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298762A (zh) * | 2015-05-29 | 2017-01-04 | 富士电机（中国）有限公司 | 功率半导体模块及电动汽车驱动用电动机 |
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| Publication number | Publication date |
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| JP2634981B2 (ja) | 1997-07-30 |
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