JPH05129327A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05129327A JPH05129327A JP28692791A JP28692791A JPH05129327A JP H05129327 A JPH05129327 A JP H05129327A JP 28692791 A JP28692791 A JP 28692791A JP 28692791 A JP28692791 A JP 28692791A JP H05129327 A JPH05129327 A JP H05129327A
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- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- film
- semiconductor device
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ゲート電極の縁部に小さい傾斜角をもつテーパ
面を形成して、このゲート電極をマスクにしてのイオン
注入で作られる領域縁部の曲率半径を大きくして耐圧を
高くする。 【構成】ゲート電極のための多結晶シリコン層の上にＰ
ＳＧなどの絶縁膜を介してレジストパターンを形成し、
レジスト膜をマスクにして絶縁膜をエッチングする際に
レジスト膜縁部の下に入り込むサイドエッチングを行
い、そのあとレジスト膜をマスクにしてドライエッチン
グを行うと、サイドエッチ幅が大きいほど小さい傾斜角
のテーパ面が形成される。
面を形成して、このゲート電極をマスクにしてのイオン
注入で作られる領域縁部の曲率半径を大きくして耐圧を
高くする。 【構成】ゲート電極のための多結晶シリコン層の上にＰ
ＳＧなどの絶縁膜を介してレジストパターンを形成し、
レジスト膜をマスクにして絶縁膜をエッチングする際に
レジスト膜縁部の下に入り込むサイドエッチングを行
い、そのあとレジスト膜をマスクにしてドライエッチン
グを行うと、サイドエッチ幅が大きいほど小さい傾斜角
のテーパ面が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型半導体装
置のように半導体基体表面上にゲート電極を備え、その
ゲート電極をマスクとしてのイオン注入により半導体基
体内部に所定の導電型の領域を形成する工程を含む半導
体装置の製造方法に関する。
置のように半導体基体表面上にゲート電極を備え、その
ゲート電極をマスクとしてのイオン注入により半導体基
体内部に所定の導電型の領域を形成する工程を含む半導
体装置の製造方法に関する。
【０００２】
【従来の技術】縦型ＭＯＳＦＥＴやＩＧＢＴなど半導体
基体表面上にＭＯＳ構造を形成して基体の両面に対向し
て設けられる主電極間を流れる電流を制御する半導体装
置では、基体内に所定の導電型の領域を形成するための
イオン注入のマスクにゲート電極を用いることがよく知
られている。そして従来は、例えば多結晶シリコンから
なるゲート電極のパターニングは、例えば、徳山他著
「ＭＯＳＬＳＩ製造技術」日経マグローヒル社発行 (昭
60年) p179に記載されているように、フォトリソグラフ
ィ技術によりパターニングしたフォトレジスト膜をマス
クにして下地の多結晶シリコン層を反応性イオンエッチ
ング (ＲＩＥ) でエッチングすることより行われてい
た。
基体表面上にＭＯＳ構造を形成して基体の両面に対向し
て設けられる主電極間を流れる電流を制御する半導体装
置では、基体内に所定の導電型の領域を形成するための
イオン注入のマスクにゲート電極を用いることがよく知
られている。そして従来は、例えば多結晶シリコンから
なるゲート電極のパターニングは、例えば、徳山他著
「ＭＯＳＬＳＩ製造技術」日経マグローヒル社発行 (昭
60年) p179に記載されているように、フォトリソグラフ
ィ技術によりパターニングしたフォトレジスト膜をマス
クにして下地の多結晶シリコン層を反応性イオンエッチ
ング (ＲＩＥ) でエッチングすることより行われてい
た。
【０００３】
【発明が解決しようとする課題】上記の方法でゲート電
極をパターニングを行う場合、ＲＩＥでは活性イオンが
半導体基体表面に垂直に射出され、同時にフォトレジス
ト膜もエッチングされるので、フォトレジスト膜の縁部
に形成されたテーパに伴って下地の多結晶シリコン層も
エッチングされていくにしたがい、図２に示すようにゲ
ート電極１の縁部にも傾斜角θのテーパが形成される。
このようにしてゲート酸化膜２の上に形成されたゲート
電極１をマスクにして例えばｎ型のシリコン基板３にイ
オン注入すると、テーパ部の多結晶シリコン層の厚さの
増加に伴って注入イオン量が減少していくが、その減少
の勾配に伴って熱拡散によって形成される所定の導電
型、この場合はｐ型の領域４の縁部の曲率が変化する。
この曲率が大きい、換言すれば曲率半径Ｒが小さいとき
には、ｐ領域４とｎ基板３の間のｐｎ接合面での電界集
中が生じ、半導体装置の耐圧が低下するおそれがある。
従ってゲート電極縁部のテーパの傾斜角θが小さいこと
が望ましいが、従来の方法ではフォトレジスト膜のテー
パの制御が困難であり、縁部に所定の曲率半径Ｒをもつ
ｐ領域３の形成ができにくいことや、θを小さくするこ
とが難しいという欠点があった。
極をパターニングを行う場合、ＲＩＥでは活性イオンが
半導体基体表面に垂直に射出され、同時にフォトレジス
ト膜もエッチングされるので、フォトレジスト膜の縁部
に形成されたテーパに伴って下地の多結晶シリコン層も
エッチングされていくにしたがい、図２に示すようにゲ
ート電極１の縁部にも傾斜角θのテーパが形成される。
このようにしてゲート酸化膜２の上に形成されたゲート
電極１をマスクにして例えばｎ型のシリコン基板３にイ
オン注入すると、テーパ部の多結晶シリコン層の厚さの
増加に伴って注入イオン量が減少していくが、その減少
の勾配に伴って熱拡散によって形成される所定の導電
型、この場合はｐ型の領域４の縁部の曲率が変化する。
この曲率が大きい、換言すれば曲率半径Ｒが小さいとき
には、ｐ領域４とｎ基板３の間のｐｎ接合面での電界集
中が生じ、半導体装置の耐圧が低下するおそれがある。
従ってゲート電極縁部のテーパの傾斜角θが小さいこと
が望ましいが、従来の方法ではフォトレジスト膜のテー
パの制御が困難であり、縁部に所定の曲率半径Ｒをもつ
ｐ領域３の形成ができにくいことや、θを小さくするこ
とが難しいという欠点があった。
【０００４】本発明の目的は、上述の欠点を除去し、ゲ
ート電極をマスクとしてのイオン注入で形成された領域
の縁部の曲率を所期のようにすることのできる半導体装
置の製造方法を提供することにある。
ート電極をマスクとしてのイオン注入で形成された領域
の縁部の曲率を所期のようにすることのできる半導体装
置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は半導体基体表面上にゲート絶縁膜を介し
てゲート電極を備え、そのゲート電極をマスクとしての
イオン注入により半導体基体内部に所定の導電型の領域
を形成する工程を含む半導体装置の製造方法において、
半導体基体表面上に第一の絶縁膜を介してゲート電極を
形成すべき導体層を被着し、その導体層の上に第二の絶
縁膜を積層したのちその表面上にレジスト膜のパターン
を形成し、そのレジスト膜をマスクにして第二の絶縁膜
をレジスト膜縁部の下の部分までエッチングし、次いで
レジスト膜をマスクにしての等方性エッチングで前記導
体層をパターニングしてゲート電極を形成するものとす
る。そして、ゲート電極を形成する導体層が多結晶シリ
コンよりなること、第二の絶縁膜がＰＳＧあるいはＢＳ
Ｇよりなること、また等方性エッチングがプラズマエッ
チングであることが有効である。
めに、本発明は半導体基体表面上にゲート絶縁膜を介し
てゲート電極を備え、そのゲート電極をマスクとしての
イオン注入により半導体基体内部に所定の導電型の領域
を形成する工程を含む半導体装置の製造方法において、
半導体基体表面上に第一の絶縁膜を介してゲート電極を
形成すべき導体層を被着し、その導体層の上に第二の絶
縁膜を積層したのちその表面上にレジスト膜のパターン
を形成し、そのレジスト膜をマスクにして第二の絶縁膜
をレジスト膜縁部の下の部分までエッチングし、次いで
レジスト膜をマスクにしての等方性エッチングで前記導
体層をパターニングしてゲート電極を形成するものとす
る。そして、ゲート電極を形成する導体層が多結晶シリ
コンよりなること、第二の絶縁膜がＰＳＧあるいはＢＳ
Ｇよりなること、また等方性エッチングがプラズマエッ
チングであることが有効である。
【０００６】
【作用】レジスト膜とゲート電極を形成する導体層の間
に介在する第二の絶縁膜がレジスト膜の縁部の下までサ
イドエッチングされているので、等方性エッチングによ
る導体層のエッチングは、レジスト膜に覆われない表面
からのほかにレジスト膜の縁部の下から進行し、ゲート
電極にはサイドエッチングの量に応じて傾斜角のきまる
テーパがレジスト膜縁部のテーパとは無関係に形成され
る。
に介在する第二の絶縁膜がレジスト膜の縁部の下までサ
イドエッチングされているので、等方性エッチングによ
る導体層のエッチングは、レジスト膜に覆われない表面
からのほかにレジスト膜の縁部の下から進行し、ゲート
電極にはサイドエッチングの量に応じて傾斜角のきまる
テーパがレジスト膜縁部のテーパとは無関係に形成され
る。
【０００７】
【実施例】図１(a) 〜(d) は本発明の一実施例における
ゲート電極のパターニング工程を示し、図２と共通の部
分には同一の符号が付されている。まず図１(a) に示す
ように、シリコン基板３の表面上に厚さ3000Åのゲート
酸化膜２を介して公知のＣＶＤ法により厚さ1.５μｍの
多結晶シリコン層10を堆積させ、さらに減圧ＣＶＤ法で
約１μｍの厚さのＰＳＧ (Phospho-Silicate-Glass) 膜
５を成膜した。次に図１(b) に示すように通常のフォト
リソグラフィ技術によりフォトレジスト膜６のパターン
を形成した。図１(c) に示す工程では、バッファードふ
っ酸 (ＨＦ＋ＮＨ4 Ｆ) によりＰＳＧ膜５をエッチング
した。この際エッチング液の侵入によりレジスト膜６の
縁部の下のＰＳＧ膜５もサイドエッチングされる。そし
てサイドエッチ幅ｗが所定の寸法になるまでエッチング
を繰り返す。
ゲート電極のパターニング工程を示し、図２と共通の部
分には同一の符号が付されている。まず図１(a) に示す
ように、シリコン基板３の表面上に厚さ3000Åのゲート
酸化膜２を介して公知のＣＶＤ法により厚さ1.５μｍの
多結晶シリコン層10を堆積させ、さらに減圧ＣＶＤ法で
約１μｍの厚さのＰＳＧ (Phospho-Silicate-Glass) 膜
５を成膜した。次に図１(b) に示すように通常のフォト
リソグラフィ技術によりフォトレジスト膜６のパターン
を形成した。図１(c) に示す工程では、バッファードふ
っ酸 (ＨＦ＋ＮＨ4 Ｆ) によりＰＳＧ膜５をエッチング
した。この際エッチング液の侵入によりレジスト膜６の
縁部の下のＰＳＧ膜５もサイドエッチングされる。そし
てサイドエッチ幅ｗが所定の寸法になるまでエッチング
を繰り返す。
【０００８】次に、基板を洗浄、乾燥したのちにふっ素
系ガスを用いてのプラズマエッチングにより多結晶シリ
コン層10をエッチングした。プラズマエッチングでは、
ＲＩＥのように基板面に垂直方向の異方性エッチングで
はなく等方性エッチングであるため、サイドエッチング
によって生じたレジスト膜６と多結晶シリコン層10との
間の空隙７からその下の多結晶シリコン層にもエッチン
グが進行し、図１(d)に示すようにパターニングされた
ゲート電極１の縁部に傾斜角θ' をもつテーパ面11が生
じた。傾斜角θ' はサイドエッチ幅ｗを大きくするほど
小さくなる。
系ガスを用いてのプラズマエッチングにより多結晶シリ
コン層10をエッチングした。プラズマエッチングでは、
ＲＩＥのように基板面に垂直方向の異方性エッチングで
はなく等方性エッチングであるため、サイドエッチング
によって生じたレジスト膜６と多結晶シリコン層10との
間の空隙７からその下の多結晶シリコン層にもエッチン
グが進行し、図１(d)に示すようにパターニングされた
ゲート電極１の縁部に傾斜角θ' をもつテーパ面11が生
じた。傾斜角θ' はサイドエッチ幅ｗを大きくするほど
小さくなる。
【０００９】最後にフォトレジスト膜６を剥離したの
ち、多結晶シリコンゲート電極１の上のＰＳＧ膜５およ
び露出している酸化膜２をふっ酸溶液で溶解し、そのあ
との工程は従来通り行った。なおＰＳＧ膜の代わりにＢ
ＳＧ (Boro-Silicate-Glass)膜を用いることもできる。
ち、多結晶シリコンゲート電極１の上のＰＳＧ膜５およ
び露出している酸化膜２をふっ酸溶液で溶解し、そのあ
との工程は従来通り行った。なおＰＳＧ膜の代わりにＢ
ＳＧ (Boro-Silicate-Glass)膜を用いることもできる。
【００１０】
【発明の効果】本発明によれば、ゲート電極のパターニ
ング用のマスクとしてのレジスト膜を電極を形成する導
体層の上に直接被着せず、その間にレジスト膜と異なる
材料からなる絶縁膜を介在させ、レジスト膜をマスクに
してその絶縁膜をレジスト膜縁部下までサイドエッチン
グされるようにエッチングし、そのあと等方性エッチン
グで導体層をエッチングすれば、サイドエッチ幅に応じ
た傾斜角をもつテーパ面がゲート電極縁部に得られる。
サイドエッチ幅を大きくすることによりテーパ角は小さ
くなり、このゲート電極をマスクとしてのイオン注入、
拡散により形成される所定の導電型の領域の縁部の曲率
が小さくなるので、所期の耐圧をもつ半導体装置、例え
ばＭＯＳＦＥＴやＩＧＢＴを得ることができた。
ング用のマスクとしてのレジスト膜を電極を形成する導
体層の上に直接被着せず、その間にレジスト膜と異なる
材料からなる絶縁膜を介在させ、レジスト膜をマスクに
してその絶縁膜をレジスト膜縁部下までサイドエッチン
グされるようにエッチングし、そのあと等方性エッチン
グで導体層をエッチングすれば、サイドエッチ幅に応じ
た傾斜角をもつテーパ面がゲート電極縁部に得られる。
サイドエッチ幅を大きくすることによりテーパ角は小さ
くなり、このゲート電極をマスクとしてのイオン注入、
拡散により形成される所定の導電型の領域の縁部の曲率
が小さくなるので、所期の耐圧をもつ半導体装置、例え
ばＭＯＳＦＥＴやＩＧＢＴを得ることができた。
【図１】本発明の一実施例におけるゲート電極パターニ
ング工程を(a) ないし(d) の順に示す断面図
ング工程を(a) ないし(d) の順に示す断面図
【図２】本発明の実施によって製造される半導体装置の
ＭＯＳ構造部の断面図
ＭＯＳ構造部の断面図
１ ゲート電極 ２ ゲート酸化膜 ３ シリコン基板 ５ ＰＳＧ膜 ６ フォトレジスト膜 １０ 多結晶シリコン層 １１ テーパ面 ｗ サイドエッチ幅
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ｍ 7353−4Ｍ 29/62 Ｇ 7738−4Ｍ 9168−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｐ
Claims (5)
- 【請求項１】半導体基体表面上にゲート絶縁膜を介して
ゲート電極を備え、そのゲート電極をマスクとしてのイ
オン注入により半導体基体内部に所定の導電型の領域を
形成する工程を含む半導体装置の製造方法において、半
導体基体表面上に第一の絶縁膜を介してゲート電極を形
成すべき導体層を被着し、その導体層の上に第二の絶縁
膜を積層したのちその表面上にレジスト膜のパターンを
形成し、そのレジスト膜をマスクにして第二の絶縁膜を
レジスト膜縁部の下の部分までエッチングし、次いでレ
ジスト膜をマスクにしての等方性エッチングで前記導体
層をパターニングしてゲート電極を形成することを特徴
とする半導体装置の製造方法。 - 【請求項２】ゲート電極を形成する導体層が多結晶シリ
コンよりなる請求項１記載の半導体装置の製造方法。 - 【請求項３】第二の絶縁膜がりんシリケートガラスより
なる請求項１あるいは２記載の半導体装置の製造方法。 - 【請求項４】第二の絶縁膜がほう素シリケートガラスよ
りなる請求項１あるいは２記載の半導体装置の製造方
法。 - 【請求項５】等方性エッチングがプラズマエッチングで
ある請求項１ないし４のいずれかに記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28692791A JPH05129327A (ja) | 1991-11-01 | 1991-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28692791A JPH05129327A (ja) | 1991-11-01 | 1991-11-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129327A true JPH05129327A (ja) | 1993-05-25 |
Family
ID=17710763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28692791A Pending JPH05129327A (ja) | 1991-11-01 | 1991-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384270A (en) * | 1992-11-12 | 1995-01-24 | Fuji Electric Co., Ltd. | Method of producing silicon carbide MOSFET |
-
1991
- 1991-11-01 JP JP28692791A patent/JPH05129327A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384270A (en) * | 1992-11-12 | 1995-01-24 | Fuji Electric Co., Ltd. | Method of producing silicon carbide MOSFET |
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