JPH05129196A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05129196A JPH05129196A JP27086891A JP27086891A JPH05129196A JP H05129196 A JPH05129196 A JP H05129196A JP 27086891 A JP27086891 A JP 27086891A JP 27086891 A JP27086891 A JP 27086891A JP H05129196 A JPH05129196 A JP H05129196A
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- Japan
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- photoresist layer
- photoresist
- laminated
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Abstract
(57)【要約】
【目的】 光学露光法とＥＢ直描法を組み合わせて用い
る場合、両者のフォトレジスト層の混合を防止し、光学
の現像を確実に止めるとともに、両者のアライメントの
精度を上げたＴ型ゲートを得る。 【構成】 半導体基体１１上に第１のフォトレジスト層
１２を積層し、その上に誘電体層１５を、さらにその上
に第２のフォトレジスト層１３を積層する。次に、フォ
トマスク１４を用いて露光し、現像すると誘電体層１５
で現像が止まる。次に、第２のフォトレジスト層１３を
マスクとして誘電体層１５をエッチング除去し、第１の
フォトレジスト層１２をＥＢ直描法等によりパターニン
グし、Ｔ型ゲートのパターンを得ることを特徴としてい
る。
る場合、両者のフォトレジスト層の混合を防止し、光学
の現像を確実に止めるとともに、両者のアライメントの
精度を上げたＴ型ゲートを得る。 【構成】 半導体基体１１上に第１のフォトレジスト層
１２を積層し、その上に誘電体層１５を、さらにその上
に第２のフォトレジスト層１３を積層する。次に、フォ
トマスク１４を用いて露光し、現像すると誘電体層１５
で現像が止まる。次に、第２のフォトレジスト層１３を
マスクとして誘電体層１５をエッチング除去し、第１の
フォトレジスト層１２をＥＢ直描法等によりパターニン
グし、Ｔ型ゲートのパターンを得ることを特徴としてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、Ｔ型ゲートを有する半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図３（ａ）〜（ｃ）は従来のＴ型ゲート
を有する半導体装置の製造方法を示す工程別断面図であ
り、この図において、１はチャンネル層等を有する半導
体基体、２はこの半導体基体１上に積層された第１のフ
ォトレジスト層、３はこの第１のフォトレジスト層２上
に積層された第２のフォトレジスト層、４はフォトマス
クである。
を有する半導体装置の製造方法を示す工程別断面図であ
り、この図において、１はチャンネル層等を有する半導
体基体、２はこの半導体基体１上に積層された第１のフ
ォトレジスト層、３はこの第１のフォトレジスト層２上
に積層された第２のフォトレジスト層、４はフォトマス
クである。
【０００３】次に、図３に基づいて半導体装置の製造方
法について説明する。まず、図３（ａ）に示すように、
チャンネル層等を有する半導体基体１上に第１のフォト
レジスト層２および第２のフォトレジスト層３を順次積
層する。第１のフォトレジスト層２と第２のフォトレジ
スト層３は、光に対する感度に大きな差を有する必要が
ある。次に、フォトマスク４を用いて光学露光法により
露光し、現像する操作を２回行うと、図３（ｃ）のごと
くＴ型ゲートのパターンが完成する。また、光学露光法
と電子線直接描画法（以下、ＥＢ直描法という）を組み
合わせる場合は、まず、光学露光法で露光し現像する
と、図３（ｂ）のようなパターンとなる。次に、ＥＢ直
描法によりパターニングを施すと、図３（ｃ）のごとく
Ｔ型ゲートのパターンが完成する。
法について説明する。まず、図３（ａ）に示すように、
チャンネル層等を有する半導体基体１上に第１のフォト
レジスト層２および第２のフォトレジスト層３を順次積
層する。第１のフォトレジスト層２と第２のフォトレジ
スト層３は、光に対する感度に大きな差を有する必要が
ある。次に、フォトマスク４を用いて光学露光法により
露光し、現像する操作を２回行うと、図３（ｃ）のごと
くＴ型ゲートのパターンが完成する。また、光学露光法
と電子線直接描画法（以下、ＥＢ直描法という）を組み
合わせる場合は、まず、光学露光法で露光し現像する
と、図３（ｂ）のようなパターンとなる。次に、ＥＢ直
描法によりパターニングを施すと、図３（ｃ）のごとく
Ｔ型ゲートのパターンが完成する。
【０００４】
【発明が解決しようとする課題】従来のＴ型ゲートを有
する半導体装置の製造方法は、以上のような工程である
ので、第１のフォトレジスト層２と第２のフォトレジス
ト層３が混合し、感度が悪くなり、また、光学露光法と
ＥＢ直描法を組み合わせる場合は、両者のアライメント
が困難であるという問題点があった。
する半導体装置の製造方法は、以上のような工程である
ので、第１のフォトレジスト層２と第２のフォトレジス
ト層３が混合し、感度が悪くなり、また、光学露光法と
ＥＢ直描法を組み合わせる場合は、両者のアライメント
が困難であるという問題点があった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、光学露光法とＥＢ直描法を組み
合わせて用いる場合、両者のフォトレジスト層の混合を
防止し、光学の現像を確実に止めるとともに、両者のア
ライメントが精度よくできるＴ型ゲートを有する半導体
装置の製造方法を得ることを目的とする。
ためになされたもので、光学露光法とＥＢ直描法を組み
合わせて用いる場合、両者のフォトレジスト層の混合を
防止し、光学の現像を確実に止めるとともに、両者のア
ライメントが精度よくできるＴ型ゲートを有する半導体
装置の製造方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】第１の発明によるＴ型ゲ
ートを有する半導体装置の製造方法は、チャンネル層等
を有する半導体基体上に第１のフォトレジスト層を積層
し、その上に誘電体層を形成し、この誘電体層の上に第
２のフォトレジスト層を積層した後、光学露光で第２の
フォトレジスト層をパターニングし、次いで誘電体層を
パターニングされた第２のフォトレジスト層をマスクと
してパターニングし、その後、ＥＢ直描法または光学露
光法により第１のフォトレジスト層をパターニングする
工程を含むものである。
ートを有する半導体装置の製造方法は、チャンネル層等
を有する半導体基体上に第１のフォトレジスト層を積層
し、その上に誘電体層を形成し、この誘電体層の上に第
２のフォトレジスト層を積層した後、光学露光で第２の
フォトレジスト層をパターニングし、次いで誘電体層を
パターニングされた第２のフォトレジスト層をマスクと
してパターニングし、その後、ＥＢ直描法または光学露
光法により第１のフォトレジスト層をパターニングする
工程を含むものである。
【０００７】第２の発明によるＴ型ゲートを有する半導
体装置の製造方法は、チャンネル層等を有する半導体基
体上に第１のフォトレジスト層を積層し、その上に金属
層を形成し、この金属層の上に第２のフォトレジスト層
を積層した後、光学露光で第２のフォトレジスト層をパ
ターニングし、次いで金属層をパターニングされた第２
のフォトレジスト層をマスクとしてパターニングし、同
時に電子線アライメント用チップマーカ形成し、その
後、この電子線アライメント用チップマーカをＥＢ直描
法のアライメントに用いて第１のフォトレジスト層をパ
ターニングする工程を含むものである。
体装置の製造方法は、チャンネル層等を有する半導体基
体上に第１のフォトレジスト層を積層し、その上に金属
層を形成し、この金属層の上に第２のフォトレジスト層
を積層した後、光学露光で第２のフォトレジスト層をパ
ターニングし、次いで金属層をパターニングされた第２
のフォトレジスト層をマスクとしてパターニングし、同
時に電子線アライメント用チップマーカ形成し、その
後、この電子線アライメント用チップマーカをＥＢ直描
法のアライメントに用いて第１のフォトレジスト層をパ
ターニングする工程を含むものである。
【０００８】
【作用】第１の発明によりＴ型ゲートを有する半導体装
置の製造方法においては、第１のフォトレジスト層と第
２のフォトレジスト層の間に薄い誘電体層を設置するこ
とにより、両者が混合することを防止され、光学の現像
を誘電体層で確実に止めることができる。
置の製造方法においては、第１のフォトレジスト層と第
２のフォトレジスト層の間に薄い誘電体層を設置するこ
とにより、両者が混合することを防止され、光学の現像
を誘電体層で確実に止めることができる。
【０００９】第２の発明によりＴ型ゲートを有する半導
体装置の製造方法においては、第１のフォトレジスト層
と第２のフォトレジスト層の間に薄い金属層を設置する
ことにより、両者が混合することを防止され、光学の現
像を金属層で確実に止めることができる。また、この金
属層をパターニングして電子線アライメント用チップマ
ーカを形成し、これをＥＢ直描法のアライメント用に用
いることで、ＥＢ直描法と光学露光法とのアライメント
が精度良く行われる。
体装置の製造方法においては、第１のフォトレジスト層
と第２のフォトレジスト層の間に薄い金属層を設置する
ことにより、両者が混合することを防止され、光学の現
像を金属層で確実に止めることができる。また、この金
属層をパターニングして電子線アライメント用チップマ
ーカを形成し、これをＥＢ直描法のアライメント用に用
いることで、ＥＢ直描法と光学露光法とのアライメント
が精度良く行われる。
【００１０】
【実施例】以下、第１の発明の一実施例を図１について
説明する。図１（ａ）〜（ｃ）は第１の発明の一実施例
のＴ型ゲートを有する半導体装置の製造方法を示す工程
別断面図である。この図において、１１はチャンネル層
等を有する半導体基体、１２は第１のフォトレジスト
層、１３は第２のフォトレジスト層、１４はフォトマス
ク、１５は前記第１のフォトレジスト層１２と第２のフ
ォトレジスト層１３の間に形成されたＳｉＮ等の薄い誘
電体層である。
説明する。図１（ａ）〜（ｃ）は第１の発明の一実施例
のＴ型ゲートを有する半導体装置の製造方法を示す工程
別断面図である。この図において、１１はチャンネル層
等を有する半導体基体、１２は第１のフォトレジスト
層、１３は第２のフォトレジスト層、１４はフォトマス
ク、１５は前記第１のフォトレジスト層１２と第２のフ
ォトレジスト層１３の間に形成されたＳｉＮ等の薄い誘
電体層である。
【００１１】次に、図１（ａ）〜（ｃ）によりＴ型ゲー
トを有する半導体装置の製造方法について説明する。ま
ず、図１（ａ）に示すように、チャンネル層等を有する
半導体基体１１上に、第１のフォトレジスト層１２を積
層し、この第１のフォトレジスト層１２上にＳｉＮ等の
薄い誘電体層１５を積層する。次いで、誘電体層１５上
に第２のフォトレジスト層１３を積層する。次に、フォ
トマスク１４を用いて光学露光法により露光する。次い
で、図１（ｂ）に示すように、現像をすると誘電体層１
５で現像が止まる。次に、第２のフォトレジスト層１３
をマスクとして、誘電体層１５をウエットエッチングま
たはドライエッチングにより選択的にエッチング除去
し、第１のフォトレジスト層１２をＥＢ直描法または光
学露光法によりパターニングを施す。次いで、現像を行
うと、図１（ｃ）のようにＴ型ゲートのパターンが完成
する。
トを有する半導体装置の製造方法について説明する。ま
ず、図１（ａ）に示すように、チャンネル層等を有する
半導体基体１１上に、第１のフォトレジスト層１２を積
層し、この第１のフォトレジスト層１２上にＳｉＮ等の
薄い誘電体層１５を積層する。次いで、誘電体層１５上
に第２のフォトレジスト層１３を積層する。次に、フォ
トマスク１４を用いて光学露光法により露光する。次い
で、図１（ｂ）に示すように、現像をすると誘電体層１
５で現像が止まる。次に、第２のフォトレジスト層１３
をマスクとして、誘電体層１５をウエットエッチングま
たはドライエッチングにより選択的にエッチング除去
し、第１のフォトレジスト層１２をＥＢ直描法または光
学露光法によりパターニングを施す。次いで、現像を行
うと、図１（ｃ）のようにＴ型ゲートのパターンが完成
する。
【００１２】さらに、第２の発明の一実施例を図２につ
いて説明する。図２（ａ）〜（ｃ）は第２の発明の一実
施例のＴ型ゲートを有する半導体装置の製造方法を示す
工程別断面図である。この図において、１１はチャンネ
ル層等を有する半導体基体、１２は第１のフォトレジス
ト層、１３は第２のフォトレジスト層、１４はフォトマ
スク、１６は前記第１のフォトレジスト層１２と第２の
フォトレジスト層１３の間に形成されたＴｉ等の薄い金
属層である。
いて説明する。図２（ａ）〜（ｃ）は第２の発明の一実
施例のＴ型ゲートを有する半導体装置の製造方法を示す
工程別断面図である。この図において、１１はチャンネ
ル層等を有する半導体基体、１２は第１のフォトレジス
ト層、１３は第２のフォトレジスト層、１４はフォトマ
スク、１６は前記第１のフォトレジスト層１２と第２の
フォトレジスト層１３の間に形成されたＴｉ等の薄い金
属層である。
【００１３】次に、図２（ａ）〜（ｃ）によりＴ型ゲー
トを有する半導体装置の製造方法について説明する。ま
ず、図２（ａ）に示すように、チャンネル層等を有する
半導体基体１１上に、第１のフォトレジスト層１２を積
層し、この第１のフォトレジスト層１２上にＴｉ等の薄
い金属層１６を積層する。次いで、金属層１６上に第２
のフォトレジスト層１３を積層する。次に、フォトマス
ク１４を用いて光学露光法により露光する。次いで、図
２（ｂ）に示すように、現像をすると金属層１６で現像
が止まる。次に、第２のフォトレジスト層１３をマスク
として、金属層１６をウエットエッチングまたはドライ
エッチングにより選択的にエッチング除去し、同時に第
１，第２のフォトレジスト層１２，１３の層間にＥＢア
ライメント用のチップマーカを形成し、ＥＢ直描法によ
りパターニングを施す。このとき、ＥＢスキャンを行う
と、金属が残留しているところでは２次電子放出が起
き、残留していないところでは２次電子放出が起きない
ので、これを利用してアライメントを行う。次いで、現
像を行うと、図２（ｃ）のようにＴ型ゲートのパターン
が完成する。
トを有する半導体装置の製造方法について説明する。ま
ず、図２（ａ）に示すように、チャンネル層等を有する
半導体基体１１上に、第１のフォトレジスト層１２を積
層し、この第１のフォトレジスト層１２上にＴｉ等の薄
い金属層１６を積層する。次いで、金属層１６上に第２
のフォトレジスト層１３を積層する。次に、フォトマス
ク１４を用いて光学露光法により露光する。次いで、図
２（ｂ）に示すように、現像をすると金属層１６で現像
が止まる。次に、第２のフォトレジスト層１３をマスク
として、金属層１６をウエットエッチングまたはドライ
エッチングにより選択的にエッチング除去し、同時に第
１，第２のフォトレジスト層１２，１３の層間にＥＢア
ライメント用のチップマーカを形成し、ＥＢ直描法によ
りパターニングを施す。このとき、ＥＢスキャンを行う
と、金属が残留しているところでは２次電子放出が起
き、残留していないところでは２次電子放出が起きない
ので、これを利用してアライメントを行う。次いで、現
像を行うと、図２（ｃ）のようにＴ型ゲートのパターン
が完成する。
【００１４】
【発明の効果】以上説明したように、第１の発明は、チ
ャンネル層等を有する半導体基体上に第１のフォトレジ
スト層を積層し、その上に誘電体層を形成し、この誘電
体層の上に第２のフォトレジスト層を積層した後、光学
露光で第２のフォトレジスト層をパターニングし、次い
で誘電体層をパターニングされた第２のフォトレジスト
層をマスクとしてパターニングし、その後、ＥＢ直描法
または光学露光法により、第１のフォトレジスト層をパ
ターニングする工程を含むので、第１のフォトレジスト
層と第２のフォトレジスト層の両者の混合を防止するこ
とができ、かつ光学露光の現像を誘電体層で確実に止め
ることができるという効果がある。
ャンネル層等を有する半導体基体上に第１のフォトレジ
スト層を積層し、その上に誘電体層を形成し、この誘電
体層の上に第２のフォトレジスト層を積層した後、光学
露光で第２のフォトレジスト層をパターニングし、次い
で誘電体層をパターニングされた第２のフォトレジスト
層をマスクとしてパターニングし、その後、ＥＢ直描法
または光学露光法により、第１のフォトレジスト層をパ
ターニングする工程を含むので、第１のフォトレジスト
層と第２のフォトレジスト層の両者の混合を防止するこ
とができ、かつ光学露光の現像を誘電体層で確実に止め
ることができるという効果がある。
【００１５】また、第２の発明は、チャンネル層等を有
する半導体基体上に第１のフォトレジスト層を積層し、
その上に金属層を形成し、この金属層の上に第２のフォ
トレジスト層を積層した後、光学露光で第２のフォトレ
ジスト層をパターニングし、次いで金属層をパターニン
グされた第２のフォトレジスト層をマスクとしてパター
ニングし、同時に電子線アライメント用チップマーカを
形成し、その後、この電子線アライメント用チップマー
カをＥＢ直描法のアライメントに用いて第１のフォトレ
ジスト層をパターニングする工程を含むので、第１のフ
ォトレジスト層と第２のフォトレジスト層の両者の混合
を防止することができ、かつ光学露光の現像を金属層で
確実に止めることができるという効果がある。また、金
属層をパターニングすることで、電子線アライメント用
チップマーカを光学露光のパターニングと同時に形成す
るので、電子線直接描画時のアライメント精度が良くな
るという効果がある。
する半導体基体上に第１のフォトレジスト層を積層し、
その上に金属層を形成し、この金属層の上に第２のフォ
トレジスト層を積層した後、光学露光で第２のフォトレ
ジスト層をパターニングし、次いで金属層をパターニン
グされた第２のフォトレジスト層をマスクとしてパター
ニングし、同時に電子線アライメント用チップマーカを
形成し、その後、この電子線アライメント用チップマー
カをＥＢ直描法のアライメントに用いて第１のフォトレ
ジスト層をパターニングする工程を含むので、第１のフ
ォトレジスト層と第２のフォトレジスト層の両者の混合
を防止することができ、かつ光学露光の現像を金属層で
確実に止めることができるという効果がある。また、金
属層をパターニングすることで、電子線アライメント用
チップマーカを光学露光のパターニングと同時に形成す
るので、電子線直接描画時のアライメント精度が良くな
るという効果がある。
【図１】第１の発明の一実施例によるＴ型ゲートを有す
る半導体装置の製造方法を示す工程別断面図である。
る半導体装置の製造方法を示す工程別断面図である。
【図２】第２の発明の一実施例によるＴ型ゲートを有す
る半導体装置の製造方法を示す工程別断面図である。
る半導体装置の製造方法を示す工程別断面図である。
【図３】従来例によるＴ型ゲートを有する半導体装置の
製造方法を示す工程別断面図である。
製造方法を示す工程別断面図である。
１１ 半導体基体 １２ 第１のフォトレジスト層 １３ 第２のフォトレジスト層 １４ フォトマスク １５ 誘電体層 １６ 金属層
Claims (2)
- 【請求項１】 複数層のフォトレジスト層を積層してＴ
型ゲートを形成する半導体装置の製造方法において、チ
ャンネル層等を有する半導体基体上に第１のフォトレジ
スト層を積層し、その上に誘電体層を形成し、この誘電
体層の上に第２のフォトレジスト層を積層した後、光学
露光で前記第２のフォトレジスト層をパターニングし、
次いで前記誘電体層を前記パターニングされた第２のフ
ォトレジスト層をマスクとしてパターニングし、その
後、電子線直接描画法または光学露光法により前記第１
のフォトレジスト層をパターニングする工程を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 複数層のフォトレジスト層を積層してＴ
型ゲートを形成する半導体装置の製造方法において、チ
ャンネル層等を有する半導体基体上に第１のフォトレジ
スト層を積層し、その上に金属層を形成し、この金属層
の上に第２のフォトレジスト層を積層した後、光学露光
で前記第２のフォトレジスト層をパターニングし、次い
で前記金属層を前記パターニングされた第２のフォトレ
ジスト層をマスクとしてパターニングし、同時に電子線
アライメント用チップマーカを形成し、その後、この電
子線アライメント用チップマーカを電子線直接描画法の
アライメントに用いて前記第１のフォトレジスト層をパ
ターニングする工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27086891A JPH05129196A (ja) | 1990-10-23 | 1991-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-286521 | 1990-10-23 | ||
| JP28652190 | 1990-10-23 | ||
| JP27086891A JPH05129196A (ja) | 1990-10-23 | 1991-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129196A true JPH05129196A (ja) | 1993-05-25 |
Family
ID=26549421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27086891A Pending JPH05129196A (ja) | 1990-10-23 | 1991-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5679497A (en) * | 1995-03-24 | 1997-10-21 | Mitsubishi Denki Kabushiki Kaisha | Resist material and method for forming resist pattern |
-
1991
- 1991-10-18 JP JP27086891A patent/JPH05129196A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5679497A (en) * | 1995-03-24 | 1997-10-21 | Mitsubishi Denki Kabushiki Kaisha | Resist material and method for forming resist pattern |
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