JPH0512899A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0512899A JPH0512899A JP3160574A JP16057491A JPH0512899A JP H0512899 A JPH0512899 A JP H0512899A JP 3160574 A JP3160574 A JP 3160574A JP 16057491 A JP16057491 A JP 16057491A JP H0512899 A JPH0512899 A JP H0512899A
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】誤り訂正回路を備えた半導体記憶装置に関し、
誤り訂正回路の占有面積を縮小でき、チップサイズを縮
小化してコストダウンを図ることができることを目的と
する。 【構成】マルチプレクサ22は書き込み時にはデータD1〜
D8を選択し、読み出し時には増幅データSAD1〜SAD8及び
SAE1〜SAE4を選択してパリティ発生回路23に出力する。
パリティ発生回路23は書き込みデータに基づいて第１の
パリティデータE1〜E4を発生し、増幅データSAD1〜SAD8
に基づいて第２のパリティデータを発生させるととも
に、第２のパリティデータと増幅データSAE1〜SAE4に基
づいて増幅データSAD1〜SAD8の誤りを検出し、デコーダ
10はパリティ発生回路23の比較信号PR1 〜PR4 をデコー
ドする。データ反転回路11は入出力バッファ12内に配置
され、デコーダ10のデコード信号ER1 〜ER8 に基づいて
誤りのないデータはそのまま、誤りのあるデータは反転
して入出力バッファ12に出力する。
誤り訂正回路の占有面積を縮小でき、チップサイズを縮
小化してコストダウンを図ることができることを目的と
する。 【構成】マルチプレクサ22は書き込み時にはデータD1〜
D8を選択し、読み出し時には増幅データSAD1〜SAD8及び
SAE1〜SAE4を選択してパリティ発生回路23に出力する。
パリティ発生回路23は書き込みデータに基づいて第１の
パリティデータE1〜E4を発生し、増幅データSAD1〜SAD8
に基づいて第２のパリティデータを発生させるととも
に、第２のパリティデータと増幅データSAE1〜SAE4に基
づいて増幅データSAD1〜SAD8の誤りを検出し、デコーダ
10はパリティ発生回路23の比較信号PR1 〜PR4 をデコー
ドする。データ反転回路11は入出力バッファ12内に配置
され、デコーダ10のデコード信号ER1 〜ER8 に基づいて
誤りのないデータはそのまま、誤りのあるデータは反転
して入出力バッファ12に出力する。
Description
【０００１】
【産業上の利用分野】本発明は誤り訂正回路を備えた半
導体記憶装置に関する。近年、例えば電気的にデータを
消去可能なＰＲＯＭ（Programmable ＲＯＭ）、ＥＥＰ
ＲＯＭ（Electrically Erasable Programmable ＲＯ
Ｍ）等のトンネル酸化膜を有する半導体記憶装置では、
トンネル膜の突発的故障に対しても正しいデータを出力
できるようにパリティビット及び誤り訂正（ＥＣＣ）回
路を搭載している。ＥＣＣ回路は排他的論理和（以下、
単にＥｘＯＲという）回路の集合体を備えており、この
ＥＣＣ回路は半導体記憶装置上で膨大な面積を占めてい
る。このため、ＥＣＣ回路の面積を縮小し、チップサイ
ズを減少させてコストダウンを図る必要がある。
導体記憶装置に関する。近年、例えば電気的にデータを
消去可能なＰＲＯＭ（Programmable ＲＯＭ）、ＥＥＰ
ＲＯＭ（Electrically Erasable Programmable ＲＯ
Ｍ）等のトンネル酸化膜を有する半導体記憶装置では、
トンネル膜の突発的故障に対しても正しいデータを出力
できるようにパリティビット及び誤り訂正（ＥＣＣ）回
路を搭載している。ＥＣＣ回路は排他的論理和（以下、
単にＥｘＯＲという）回路の集合体を備えており、この
ＥＣＣ回路は半導体記憶装置上で膨大な面積を占めてい
る。このため、ＥＣＣ回路の面積を縮小し、チップサイ
ズを減少させてコストダウンを図る必要がある。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭの一例を図７に示
す。ＥＥＰＲＯＭ１はメモリセルアレイ２、コラムゲー
ト３、データバス４、センスアンプＳＡ１〜ＳＡ３、書
き込みバッファ５、入出力バッファ６及び誤り訂正回路
７等を１つの半導体チップ上に形成して構成されてい
る。
す。ＥＥＰＲＯＭ１はメモリセルアレイ２、コラムゲー
ト３、データバス４、センスアンプＳＡ１〜ＳＡ３、書
き込みバッファ５、入出力バッファ６及び誤り訂正回路
７等を１つの半導体チップ上に形成して構成されてい
る。
【０００３】即ち、メモリセルアレイ２はコラムゲート
３を介してデータバス４に接続され、メモリセルアレイ
２の各アドレスに対応するセルは８ビットのデータビッ
トＤＢ１〜ＤＢ８からなり、各セルに対応して４ビット
のパリティビットＰＢ１〜ＰＢ４が割り当てられ、デー
タビットＤＢ１〜ＤＢ８及びパリティビットＰＢ１〜Ｐ
Ｂ４はデータを書き換え可能になっている。
３を介してデータバス４に接続され、メモリセルアレイ
２の各アドレスに対応するセルは８ビットのデータビッ
トＤＢ１〜ＤＢ８からなり、各セルに対応して４ビット
のパリティビットＰＢ１〜ＰＢ４が割り当てられ、デー
タビットＤＢ１〜ＤＢ８及びパリティビットＰＢ１〜Ｐ
Ｂ４はデータを書き換え可能になっている。
【０００４】データバス４に接続されたセンスアンプＳ
Ａ１は各アドレスに対応するデータビットＤＢ１〜ＤＢ
４から読み出されたデータを増幅して増幅データＳＡＤ
１〜ＳＡＤ４を出力し、センスアンプＳＡ２は各アドレ
スに対応するデータビットＤＢ５〜ＤＢ８から読み出さ
れたデータを増幅して増幅データＳＡＤ５〜ＳＡＤ８を
出力する。センスアンプＳＡ３はパリティビットＰＢ１
〜ＰＢ４から読み出された第１のパリティデータを増幅
して増幅パリティデータＳＡＥ１〜ＳＡＥ４を出力す
る。
Ａ１は各アドレスに対応するデータビットＤＢ１〜ＤＢ
４から読み出されたデータを増幅して増幅データＳＡＤ
１〜ＳＡＤ４を出力し、センスアンプＳＡ２は各アドレ
スに対応するデータビットＤＢ５〜ＤＢ８から読み出さ
れたデータを増幅して増幅データＳＡＤ５〜ＳＡＤ８を
出力する。センスアンプＳＡ３はパリティビットＰＢ１
〜ＰＢ４から読み出された第１のパリティデータを増幅
して増幅パリティデータＳＡＥ１〜ＳＡＥ４を出力す
る。
【０００５】書き込みバッファ５はデータ書き込み時に
おいて入出力バッファ６を介して入力される書き込みデ
ータＤ１〜Ｄ８をメモリセルアレイ２の所定アドレスの
データビットＤＢ１〜ＤＢ８に書き込むとともに、デー
タ書き込み時において誤り訂正回路７を構成する第１パ
リティ発生回路８により発生される第１のパリティデー
タＥ１〜Ｅ４をそのアドレスに対応するパリティビット
ＰＢ１〜ＰＢ４に書き込むようになっている。
おいて入出力バッファ６を介して入力される書き込みデ
ータＤ１〜Ｄ８をメモリセルアレイ２の所定アドレスの
データビットＤＢ１〜ＤＢ８に書き込むとともに、デー
タ書き込み時において誤り訂正回路７を構成する第１パ
リティ発生回路８により発生される第１のパリティデー
タＥ１〜Ｅ４をそのアドレスに対応するパリティビット
ＰＢ１〜ＰＢ４に書き込むようになっている。
【０００６】誤り訂正回路７は第１，第２パリティ発生
回路８，９、デコーダ１０及びデータ反転回路１１で構
成されている。第１パリティ発生回路８はＥｘＯＲ回路
の集合体からなり、データ書き込み時において入出力バ
ッファ６を介して入力される８ビットの書き込みデータ
Ｄ１〜Ｄ８のうち、所定の５ビットの排他的論理和をと
って４ビットからなる第１のパリティデータＥ１〜Ｅ４
を前記書き込みバッファ５に出力するようになってい
る。
回路８，９、デコーダ１０及びデータ反転回路１１で構
成されている。第１パリティ発生回路８はＥｘＯＲ回路
の集合体からなり、データ書き込み時において入出力バ
ッファ６を介して入力される８ビットの書き込みデータ
Ｄ１〜Ｄ８のうち、所定の５ビットの排他的論理和をと
って４ビットからなる第１のパリティデータＥ１〜Ｅ４
を前記書き込みバッファ５に出力するようになってい
る。
【０００７】前記センスアンプＳＡ１〜ＳＡ３に接続さ
れた第２パリティ発生回路９も前記第１パリティ発生回
路８と同様にＥｘＯＲ回路の集合体からなり、データ読
み出し時においてセンスアンプＳＡ１，ＳＡ２の増幅デ
ータＳＡＤ１〜ＳＡＤ８のうち、所定の５ビットの排他
的論理和をとって４ビットの第２のパリティデータを発
生させるとともに、この第２のパリティデータとセンス
アンプＳＡ３の増幅パリティデータＳＡＥ１〜ＳＡＥ４
との排他的論理和をとることにより４ビットの比較信号
ＰＲ１〜ＰＲ４を出力する。デコーダ１０は第２パリテ
ィ発生回路９からの比較信号ＰＲ１〜ＰＲ４をデコード
して８ビットのデコード信号ＥＲ１〜ＥＲ８を出力する
ようになっている。
れた第２パリティ発生回路９も前記第１パリティ発生回
路８と同様にＥｘＯＲ回路の集合体からなり、データ読
み出し時においてセンスアンプＳＡ１，ＳＡ２の増幅デ
ータＳＡＤ１〜ＳＡＤ８のうち、所定の５ビットの排他
的論理和をとって４ビットの第２のパリティデータを発
生させるとともに、この第２のパリティデータとセンス
アンプＳＡ３の増幅パリティデータＳＡＥ１〜ＳＡＥ４
との排他的論理和をとることにより４ビットの比較信号
ＰＲ１〜ＰＲ４を出力する。デコーダ１０は第２パリテ
ィ発生回路９からの比較信号ＰＲ１〜ＰＲ４をデコード
して８ビットのデコード信号ＥＲ１〜ＥＲ８を出力する
ようになっている。
【０００８】そして、データ反転回路１１はセンスアン
プＳＡ１，ＳＡ２の増幅データＳＡＤ１〜ＳＡＤ８を入
力するとともに、デコーダ１０のデコード信号ＥＲ１〜
ＥＲ８を入力し、デコード信号ＥＲ１〜ＥＲ８に基づい
て誤りのないビットデータはそのままのレベルで、又誤
りのあるビットデータはレベルを反転させて入出力バッ
ファ６に出力することにより、読出データの誤りを訂正
するようになっている。
プＳＡ１，ＳＡ２の増幅データＳＡＤ１〜ＳＡＤ８を入
力するとともに、デコーダ１０のデコード信号ＥＲ１〜
ＥＲ８を入力し、デコード信号ＥＲ１〜ＥＲ８に基づい
て誤りのないビットデータはそのままのレベルで、又誤
りのあるビットデータはレベルを反転させて入出力バッ
ファ６に出力することにより、読出データの誤りを訂正
するようになっている。
【０００９】これにより、データ読み出し時において、
入出力バッファ６から正常なデータが出力される。
入出力バッファ６から正常なデータが出力される。
【００１０】
【発明が解決しようとする課題】しかしながら、上記誤
り訂正回路７を構成する第１及び第２パリティ発生回路
８，９、デコーダ１０及びデータ反転回路１１は半導体
チップ上でかなりの面積を占めるため、チップサイズの
縮小を妨げる原因となっており、コストダウンを図る上
で障害となっていた。
り訂正回路７を構成する第１及び第２パリティ発生回路
８，９、デコーダ１０及びデータ反転回路１１は半導体
チップ上でかなりの面積を占めるため、チップサイズの
縮小を妨げる原因となっており、コストダウンを図る上
で障害となっていた。
【００１１】本発明は上記問題点を解決するためになさ
れたものであって、誤り訂正回路の占有面積を縮小で
き、これによりチップサイズを小さくしてコストダウン
を図ることができることを目的とする。
れたものであって、誤り訂正回路の占有面積を縮小で
き、これによりチップサイズを小さくしてコストダウン
を図ることができることを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、第１発明は、データを書き換え可能なデータビット
とそのデータビットの誤りを検出するための第１のパリ
ティデータを書き換え可能に記憶するパリティビットと
を備えるメモリセルアレイと、データ書き込み時におい
て各データビットに書き込むデータを入力し、データ読
み出し時において各データビットから読み出されたデー
タを出力するための入出力バッファと、データ読み出し
時においてデータビットから読み出されたデータ及びパ
リティビットから読み出された第１のパリティデータに
基づいて読み出しデータの誤りを訂正する誤り訂正回路
とを１つの半導体チップ上に形成した半導体記憶装置に
おいて、誤り訂正回路を、データ書き込み時において入
出力バッファを介して入力される書き込みデータを選択
して出力し、データ読み出し時において各データビット
からの読み出しデータを選択して出力するマルチプレク
サと、マルチプレクサに接続されマルチプレクサから出
力される書き込みデータの排他的論理和をとってパリテ
ィビットに記憶させる第１のパリティデータを発生し、
マルチプレクサから出力される読み出しデータの排他的
論理和をとって第２のパリティデータを発生するパリテ
ィ発生回路と、データ読み出し時においてパリティ発生
回路から出力される第２のパリティデータとパリティビ
ットの第１のパリティデータとを比較してデータの誤り
を検出する誤り検出回路と、データビットから読み出さ
れたデータを入力し、誤り検出回路による比較結果に基
づいて誤りのないビットデータはそのままのレベルで、
又誤りのあるビットデータはレベルを反転させて入出力
バッファに出力するデータ反転回路とにより構成してい
る。
め、第１発明は、データを書き換え可能なデータビット
とそのデータビットの誤りを検出するための第１のパリ
ティデータを書き換え可能に記憶するパリティビットと
を備えるメモリセルアレイと、データ書き込み時におい
て各データビットに書き込むデータを入力し、データ読
み出し時において各データビットから読み出されたデー
タを出力するための入出力バッファと、データ読み出し
時においてデータビットから読み出されたデータ及びパ
リティビットから読み出された第１のパリティデータに
基づいて読み出しデータの誤りを訂正する誤り訂正回路
とを１つの半導体チップ上に形成した半導体記憶装置に
おいて、誤り訂正回路を、データ書き込み時において入
出力バッファを介して入力される書き込みデータを選択
して出力し、データ読み出し時において各データビット
からの読み出しデータを選択して出力するマルチプレク
サと、マルチプレクサに接続されマルチプレクサから出
力される書き込みデータの排他的論理和をとってパリテ
ィビットに記憶させる第１のパリティデータを発生し、
マルチプレクサから出力される読み出しデータの排他的
論理和をとって第２のパリティデータを発生するパリテ
ィ発生回路と、データ読み出し時においてパリティ発生
回路から出力される第２のパリティデータとパリティビ
ットの第１のパリティデータとを比較してデータの誤り
を検出する誤り検出回路と、データビットから読み出さ
れたデータを入力し、誤り検出回路による比較結果に基
づいて誤りのないビットデータはそのままのレベルで、
又誤りのあるビットデータはレベルを反転させて入出力
バッファに出力するデータ反転回路とにより構成してい
る。
【００１３】又、第２発明は、データ反転回路を入出力
バッファ内に配置している。更に、第３発明は、パリテ
ィ発生回路に誤り検出回路を含み、マルチプレクサをデ
ータ書き込み時において書き込みデータと固定データと
をパリティ発生回路に出力し、データ読み出し時におい
て各データビットからの読み出しデータ及びそのデータ
ビットに対応するパリティビットの第１のパリティデー
タをパリティ発生回路に出力するものとしている。
バッファ内に配置している。更に、第３発明は、パリテ
ィ発生回路に誤り検出回路を含み、マルチプレクサをデ
ータ書き込み時において書き込みデータと固定データと
をパリティ発生回路に出力し、データ読み出し時におい
て各データビットからの読み出しデータ及びそのデータ
ビットに対応するパリティビットの第１のパリティデー
タをパリティ発生回路に出力するものとしている。
【００１４】
【作用】第１発明によれば、パリティ発生回路によって
データ書き込み時にはマルチプレクサから出力される書
き込みデータの排他的論理和をとって第１のパリティデ
ータが発生され、データ読み出し時にはマルチプレクサ
から出力される読み出しデータの排他的論理和をとって
第２のパリティデータが発生される。従って、第１発明
によれば排他的論理和回路の集合体であるパリティ発生
回路が１つと、書き込みデータ又は読み出しデータのう
ちパリティ発生回路に出力するデータを選択するだけの
マルチプレクサとで第１及び第２パリティデータが発生
されるので、従来の誤り訂正回路と比較して占有面積が
低減されチップサイズが縮小される。
データ書き込み時にはマルチプレクサから出力される書
き込みデータの排他的論理和をとって第１のパリティデ
ータが発生され、データ読み出し時にはマルチプレクサ
から出力される読み出しデータの排他的論理和をとって
第２のパリティデータが発生される。従って、第１発明
によれば排他的論理和回路の集合体であるパリティ発生
回路が１つと、書き込みデータ又は読み出しデータのう
ちパリティ発生回路に出力するデータを選択するだけの
マルチプレクサとで第１及び第２パリティデータが発生
されるので、従来の誤り訂正回路と比較して占有面積が
低減されチップサイズが縮小される。
【００１５】又、第２発明によれば、データ反転回路が
入出力バッファ内に配置されているので、チップ上にデ
ータ反転回路及び入出力バッファをそれぞれ形成する場
合と比較して占有面積が低減されチップサイズの縮小が
可能となる。
入出力バッファ内に配置されているので、チップ上にデ
ータ反転回路及び入出力バッファをそれぞれ形成する場
合と比較して占有面積が低減されチップサイズの縮小が
可能となる。
【００１６】更に、第３発明によれば、パリティ発生回
路に誤り検出回路を含んでいるので、占有面積が低減さ
れチップサイズの縮小が可能となる。
路に誤り検出回路を含んでいるので、占有面積が低減さ
れチップサイズの縮小が可能となる。
【００１７】
【実施例】以下、本発明をＥＥＰＲＯＭに具体化した一
実施例を図１〜図５に従って説明する。
実施例を図１〜図５に従って説明する。
【００１８】尚、説明の便宜上、図７と同様の構成につ
いては同一の符号を付してその説明を一部省略する。図
１に示すように、ＥＥＰＲＯＭ２０はメモリセルアレイ
２、コラムゲート３、データバス４、センスアンプＳＡ
１〜ＳＡ３、書き込みバッファ５、入出力バッファ１２
及び誤り訂正回路２０等を１つの半導体チップ上に形成
して構成されている。
いては同一の符号を付してその説明を一部省略する。図
１に示すように、ＥＥＰＲＯＭ２０はメモリセルアレイ
２、コラムゲート３、データバス４、センスアンプＳＡ
１〜ＳＡ３、書き込みバッファ５、入出力バッファ１２
及び誤り訂正回路２０等を１つの半導体チップ上に形成
して構成されている。
【００１９】本実施例における誤り訂正回路２１はマル
チプレクサ２２、パリティ発生回路２３、デコーダ１０
及びデータ反転回路１１で構成され、データ反転回路１
１は入出力バッファ１２の形成領域内に配置されてい
る。
チプレクサ２２、パリティ発生回路２３、デコーダ１０
及びデータ反転回路１１で構成され、データ反転回路１
１は入出力バッファ１２の形成領域内に配置されてい
る。
【００２０】マルチプレクサ２２には入出力バッファ１
２が接続されて書き込みデータＤ１〜Ｄ８が入力される
とともに、マルチプレクサ２２にはセンスアンプＳＡ１
〜ＳＡ３が接続されて増幅データＳＡＤ１〜ＳＡＤ８及
び増幅パリティデータＳＡＥ１〜ＳＡＥ４が入力される
ようになっている。そして、マルチプレクサ２２は図示
しない制御回路からのリードライト制御信号ＣがＬレベ
ルとなるデータ書き込み時には書き込みデータＤ１〜Ｄ
８を選択して次段のパリティ発生回路２３に出力すると
ともに、リードライト制御信号ＣがＨレベルとなるデー
タ読み出し時には増幅データＳＡＤ１〜ＳＡＤ８及びＳ
ＡＥ１〜ＳＡＥ４を選択して次段のパリティ発生回路２
２に出力するようになっている。
２が接続されて書き込みデータＤ１〜Ｄ８が入力される
とともに、マルチプレクサ２２にはセンスアンプＳＡ１
〜ＳＡ３が接続されて増幅データＳＡＤ１〜ＳＡＤ８及
び増幅パリティデータＳＡＥ１〜ＳＡＥ４が入力される
ようになっている。そして、マルチプレクサ２２は図示
しない制御回路からのリードライト制御信号ＣがＬレベ
ルとなるデータ書き込み時には書き込みデータＤ１〜Ｄ
８を選択して次段のパリティ発生回路２３に出力すると
ともに、リードライト制御信号ＣがＨレベルとなるデー
タ読み出し時には増幅データＳＡＤ１〜ＳＡＤ８及びＳ
ＡＥ１〜ＳＡＥ４を選択して次段のパリティ発生回路２
２に出力するようになっている。
【００２１】即ち、マルチプレクサ２２は図２に示すよ
うに、並列接続されたＰＭＯＳ及びＮＭＯＳトランジス
タ２４，２５からなる８つの選択回路２６Ａ〜２６Ｈ
と、４つのＡＮＤ回路２７Ａ〜２７Ｄで構成されてい
る。選択回路２６Ａ〜２６Ｈの各ＰＭＯＳトランジスタ
２４にはそれぞれ書き込みデータＤ１〜Ｄ８が印加され
るとともに、各ＮＭＯＳトランジスタ２５にはそれぞれ
増幅データＳＡＤ１〜ＳＡＤ８が印加され、全てのＰＭ
ＯＳ及びＮＭＯＳトランジスタ２４，２５のゲート端子
には前記リードライト制御信号Ｃが印加されている。
又、各ＡＮＤ回路２７Ａ〜２７Ｄは前記リードライト制
御信号Ｃを一方の入力とするとともに、増幅パリティデ
ータＳＡＥ１〜ＳＡＥ４を他方の入力としている。
うに、並列接続されたＰＭＯＳ及びＮＭＯＳトランジス
タ２４，２５からなる８つの選択回路２６Ａ〜２６Ｈ
と、４つのＡＮＤ回路２７Ａ〜２７Ｄで構成されてい
る。選択回路２６Ａ〜２６Ｈの各ＰＭＯＳトランジスタ
２４にはそれぞれ書き込みデータＤ１〜Ｄ８が印加され
るとともに、各ＮＭＯＳトランジスタ２５にはそれぞれ
増幅データＳＡＤ１〜ＳＡＤ８が印加され、全てのＰＭ
ＯＳ及びＮＭＯＳトランジスタ２４，２５のゲート端子
には前記リードライト制御信号Ｃが印加されている。
又、各ＡＮＤ回路２７Ａ〜２７Ｄは前記リードライト制
御信号Ｃを一方の入力とするとともに、増幅パリティデ
ータＳＡＥ１〜ＳＡＥ４を他方の入力としている。
【００２２】従って、リードライト制御信号ＣがＬレベ
ルとなるデータ書き込み時には各選択回路２６Ａ〜２６
ＨのＰＭＯＳトランジスタ２４がオンし、書き込みデー
タＤ１〜Ｄ８が選択されてパリティ発生回路２３に出力
されるとともに、各ＡＮＤ回路２７Ａ〜２７ＤからはＬ
レベルの信号がパリティ発生回路２３に出力される。
又、リードライト制御信号ＣがＨレベルとなるデータ読
み出し時には各選択回路２６Ａ〜２６ＨのＮＭＯＳトラ
ンジスタ２５がオンし、増幅データＳＡＤ１〜ＳＡＤ８
が選択されてパリティ発生回路２３に出力されるととも
に、各ＡＮＤ回路２７Ａ〜２７Ｄからは増幅パリティデ
ータＳＡＥ１〜ＳＡＥ４がパリティ発生回路２３に出力
される。
ルとなるデータ書き込み時には各選択回路２６Ａ〜２６
ＨのＰＭＯＳトランジスタ２４がオンし、書き込みデー
タＤ１〜Ｄ８が選択されてパリティ発生回路２３に出力
されるとともに、各ＡＮＤ回路２７Ａ〜２７ＤからはＬ
レベルの信号がパリティ発生回路２３に出力される。
又、リードライト制御信号ＣがＨレベルとなるデータ読
み出し時には各選択回路２６Ａ〜２６ＨのＮＭＯＳトラ
ンジスタ２５がオンし、増幅データＳＡＤ１〜ＳＡＤ８
が選択されてパリティ発生回路２３に出力されるととも
に、各ＡＮＤ回路２７Ａ〜２７Ｄからは増幅パリティデ
ータＳＡＥ１〜ＳＡＥ４がパリティ発生回路２３に出力
される。
【００２３】パリティ発生回路２３は図３に示すよう
に、４つのパリティ発生回路部２８Ａ〜２８Ｄからな
り、各パリティ発生回路部２８Ａ〜２８Ｄはそれぞれ５
つのＥｘＯＲ回路２９ａ〜２９ｅで構成されている。パ
リティ発生回路部２８Ａには前記選択回路２６Ａ，２６
Ｂ，２６Ｅ，２６Ｆ，２６Ｈ及びＡＮＤ回路２７Ａの出
力信号が入力され、パリティ発生回路部２８Ｂには前記
選択回路２６Ｃ，２６Ｅ，２６Ｆ，２６Ｇ，２６Ｈ及び
ＡＮＤ回路２７Ｂの出力信号が入力されている。又、パ
リティ発生回路部２８Ｃには前記選択回路２６Ａ，２６
Ｃ，２６Ｄ，２６Ｇ，２６Ｈ及びＡＮＤ回路２７Ｃの出
力信号が入力され、パリティ発生回路部２８Ｄには前記
選択回路２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ，２６Ｆ及び
ＡＮＤ回路２７Ｄの出力信号が入力されている。
に、４つのパリティ発生回路部２８Ａ〜２８Ｄからな
り、各パリティ発生回路部２８Ａ〜２８Ｄはそれぞれ５
つのＥｘＯＲ回路２９ａ〜２９ｅで構成されている。パ
リティ発生回路部２８Ａには前記選択回路２６Ａ，２６
Ｂ，２６Ｅ，２６Ｆ，２６Ｈ及びＡＮＤ回路２７Ａの出
力信号が入力され、パリティ発生回路部２８Ｂには前記
選択回路２６Ｃ，２６Ｅ，２６Ｆ，２６Ｇ，２６Ｈ及び
ＡＮＤ回路２７Ｂの出力信号が入力されている。又、パ
リティ発生回路部２８Ｃには前記選択回路２６Ａ，２６
Ｃ，２６Ｄ，２６Ｇ，２６Ｈ及びＡＮＤ回路２７Ｃの出
力信号が入力され、パリティ発生回路部２８Ｄには前記
選択回路２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ，２６Ｆ及び
ＡＮＤ回路２７Ｄの出力信号が入力されている。
【００２４】従って、データ書き込み時においてパリテ
ィ発生回路２３に前記各選択回路２６Ａ〜２６Ｈを介し
て書き込みデータＤ１〜Ｄ８が入力されるとともに、各
ＡＮＤ回路２７Ａ〜２７ＤからＬレベルの信号が入力さ
れると、各パリティ発生回路部２８Ａ〜２８Ｄは当該回
路部に入力される５ビットの増幅データとＬレベルに固
定された１ビットのデータとの排他的論理和をとって第
１のパリティデータＥ１〜Ｅ４を発生して書き込みバッ
ファ５に出力し、メモリセルアレイ２の所定アドレスの
パリティビットＰＢ１〜ＰＢ４に記憶させるようになっ
ている。
ィ発生回路２３に前記各選択回路２６Ａ〜２６Ｈを介し
て書き込みデータＤ１〜Ｄ８が入力されるとともに、各
ＡＮＤ回路２７Ａ〜２７ＤからＬレベルの信号が入力さ
れると、各パリティ発生回路部２８Ａ〜２８Ｄは当該回
路部に入力される５ビットの増幅データとＬレベルに固
定された１ビットのデータとの排他的論理和をとって第
１のパリティデータＥ１〜Ｅ４を発生して書き込みバッ
ファ５に出力し、メモリセルアレイ２の所定アドレスの
パリティビットＰＢ１〜ＰＢ４に記憶させるようになっ
ている。
【００２５】又、データ読み出し時においてパリティ発
生回路２３に前記各選択回路２６Ａ〜２６Ｈを介して増
幅データＳＡＤ１〜ＳＡＤ８が入力されるとともに、各
ＡＮＤ回路２７Ａ〜２７Ｄから増幅パリティデータＳＡ
Ｅ１〜ＳＡＥ４が入力されると、各パリティ発生回路部
２８Ａ〜２８Ｄは当該回路部に入力される５ビットの増
幅データの排他的論理和をとることにより４ビットから
なる第２のパリティデータを発生させるとともに、この
第２のパリティデータと増幅パリティデータＳＡＥ１〜
ＳＡＥ４との排他的論理和をとることにより増幅データ
ＳＡＤ１〜ＳＡＤ８、即ち、データビットＤＢ１〜ＤＢ
８に記憶されたデータのいずれかのデータの誤りの有無
を支持する４ビットの比較信号ＰＲ１〜ＰＲ４をデコー
ダ１０に出力するようになっている。
生回路２３に前記各選択回路２６Ａ〜２６Ｈを介して増
幅データＳＡＤ１〜ＳＡＤ８が入力されるとともに、各
ＡＮＤ回路２７Ａ〜２７Ｄから増幅パリティデータＳＡ
Ｅ１〜ＳＡＥ４が入力されると、各パリティ発生回路部
２８Ａ〜２８Ｄは当該回路部に入力される５ビットの増
幅データの排他的論理和をとることにより４ビットから
なる第２のパリティデータを発生させるとともに、この
第２のパリティデータと増幅パリティデータＳＡＥ１〜
ＳＡＥ４との排他的論理和をとることにより増幅データ
ＳＡＤ１〜ＳＡＤ８、即ち、データビットＤＢ１〜ＤＢ
８に記憶されたデータのいずれかのデータの誤りの有無
を支持する４ビットの比較信号ＰＲ１〜ＰＲ４をデコー
ダ１０に出力するようになっている。
【００２６】デコーダ１０は図４に示すように、ＡＮＤ
回路３０Ａ〜３０ＨとＮＯＴ回路３１Ａ〜３１Ｄとで構
成され、前記比較信号ＰＲ１〜ＰＲ４をデコードして前
記各増幅データＳＡＤ１〜ＳＡＤ８に対応する８ビット
のデコード信号ＥＲ１〜ＥＲ８をデータ反転回路１１に
出力するようになっている。
回路３０Ａ〜３０ＨとＮＯＴ回路３１Ａ〜３１Ｄとで構
成され、前記比較信号ＰＲ１〜ＰＲ４をデコードして前
記各増幅データＳＡＤ１〜ＳＡＤ８に対応する８ビット
のデコード信号ＥＲ１〜ＥＲ８をデータ反転回路１１に
出力するようになっている。
【００２７】即ち、ＡＮＤ回路３０Ａは比較信号ＰＲ
１，ＰＲ３，ＰＲ４を入力するとともに、ＮＯＴ回路３
１Ｂによる反転信号ＰＲ２バーを入力し、これら４入力
のレベルに基づいてデコード信号ＥＲ１を出力する。Ａ
ＮＤ回路３０Ｂは比較信号ＰＲ１，ＰＲ４を入力すると
ともに、ＮＯＴ回路３１Ｂ，３１Ｃによる反転信号ＰＲ
２バー，ＰＲ３バーを入力し、これら４入力のレベルに
基づいてデコード信号ＥＲ２を出力する。
１，ＰＲ３，ＰＲ４を入力するとともに、ＮＯＴ回路３
１Ｂによる反転信号ＰＲ２バーを入力し、これら４入力
のレベルに基づいてデコード信号ＥＲ１を出力する。Ａ
ＮＤ回路３０Ｂは比較信号ＰＲ１，ＰＲ４を入力すると
ともに、ＮＯＴ回路３１Ｂ，３１Ｃによる反転信号ＰＲ
２バー，ＰＲ３バーを入力し、これら４入力のレベルに
基づいてデコード信号ＥＲ２を出力する。
【００２８】ＡＮＤ回路３０Ｃは比較信号ＰＲ２，ＰＲ
３，ＰＲ４を入力するとともに、ＮＯＴ回路３１Ａによ
る反転信号ＰＲ１バーを入力し、これら４入力のレベル
に基づいてデコード信号ＥＲ３を出力する。ＡＮＤ回路
３０Ｄは比較信号ＰＲ３，ＰＲ４を入力するとともに、
ＮＯＴ回路３１Ａ，３１Ｂによる反転信号ＰＲ１バー，
ＰＲ２バーを入力し、これら４入力のレベルに基づいて
デコード信号ＥＲ４を出力する。
３，ＰＲ４を入力するとともに、ＮＯＴ回路３１Ａによ
る反転信号ＰＲ１バーを入力し、これら４入力のレベル
に基づいてデコード信号ＥＲ３を出力する。ＡＮＤ回路
３０Ｄは比較信号ＰＲ３，ＰＲ４を入力するとともに、
ＮＯＴ回路３１Ａ，３１Ｂによる反転信号ＰＲ１バー，
ＰＲ２バーを入力し、これら４入力のレベルに基づいて
デコード信号ＥＲ４を出力する。
【００２９】ＡＮＤ回路３０Ｅは比較信号ＰＲ１，ＰＲ
２を入力するとともに、ＮＯＴ回路３１Ｃ，３１Ｄによ
る反転信号ＰＲ３バー，ＰＲ４バーを入力し、これら４
入力のレベルに基づいてデコード信号ＥＲ５を出力す
る。ＡＮＤ回路３０Ｆは比較信号ＰＲ１，ＰＲ２，ＰＲ
４を入力するとともに、ＮＯＴ回路３１Ｃによる反転信
号ＰＲ３バーを入力し、これら４入力のレベルに基づい
てデコード信号ＥＲ６を出力する。
２を入力するとともに、ＮＯＴ回路３１Ｃ，３１Ｄによ
る反転信号ＰＲ３バー，ＰＲ４バーを入力し、これら４
入力のレベルに基づいてデコード信号ＥＲ５を出力す
る。ＡＮＤ回路３０Ｆは比較信号ＰＲ１，ＰＲ２，ＰＲ
４を入力するとともに、ＮＯＴ回路３１Ｃによる反転信
号ＰＲ３バーを入力し、これら４入力のレベルに基づい
てデコード信号ＥＲ６を出力する。
【００３０】更に、ＡＮＤ回路３０Ｇは比較信号ＰＲ
２，ＰＲ３を入力するとともに、ＮＯＴ回路３１Ａ，３
１Ｄによる反転信号ＰＲ１バー，ＰＲ４バーを入力し、
これら４入力のレベルに基づいてデコード信号ＥＲ７を
出力する。ＡＮＤ回路３０Ｈは比較信号ＰＲ１，ＰＲ
２，ＰＲ３を入力するとともに、ＮＯＴ回路３１Ｄによ
る反転信号ＰＲ４バーを入力し、これら４入力のレベル
に基づいてデコード信号ＥＲ８を出力する。
２，ＰＲ３を入力するとともに、ＮＯＴ回路３１Ａ，３
１Ｄによる反転信号ＰＲ１バー，ＰＲ４バーを入力し、
これら４入力のレベルに基づいてデコード信号ＥＲ７を
出力する。ＡＮＤ回路３０Ｈは比較信号ＰＲ１，ＰＲ
２，ＰＲ３を入力するとともに、ＮＯＴ回路３１Ｄによ
る反転信号ＰＲ４バーを入力し、これら４入力のレベル
に基づいてデコード信号ＥＲ８を出力する。
【００３１】尚、前記各デコード信号ＥＲ１〜ＥＲ８は
対応する増幅データＳＡＤ１〜ＳＡＤ８が誤っていない
場合にはＬレベルとなり、対応する増幅データＳＡＤ１
〜ＳＡＤ８が誤っている場合にはＨレベルとなる。
対応する増幅データＳＡＤ１〜ＳＡＤ８が誤っていない
場合にはＬレベルとなり、対応する増幅データＳＡＤ１
〜ＳＡＤ８が誤っている場合にはＨレベルとなる。
【００３２】図５に示すように、前記入出力バッファ１
２の形成領域内に配置されたデータ反転回路１１は８つ
の選択回路３２Ａ〜３２Ｈで構成され、各選択回路３２
Ａ〜３２Ｈにはそれぞれ前記各増幅データＳＡＤ１〜Ｓ
ＡＤ８が入力されるとともに、前記各デコード信号ＥＲ
１〜ＥＲ８が入力されている。
２の形成領域内に配置されたデータ反転回路１１は８つ
の選択回路３２Ａ〜３２Ｈで構成され、各選択回路３２
Ａ〜３２Ｈにはそれぞれ前記各増幅データＳＡＤ１〜Ｓ
ＡＤ８が入力されるとともに、前記各デコード信号ＥＲ
１〜ＥＲ８が入力されている。
【００３３】選択回路３２ＡはＰＭＯＳ及びＮＭＯＳト
ランジスタ３３，３４とＮＯＴ回路３５とからなり、Ｎ
ＯＴ回路３５及びＮＭＯＳトランジスタ３４の直列回路
に対してＰＭＯＳトランジスタ３３が並列に接続されて
いる。そして、選択回路３２Ａに入力された増幅データ
ＳＡＤ１はＰＭＯＳトランジスタ３３及びＮＯＴ回路３
５に印加され、デコード信号ＥＲ１はＰＭＯＳ及びＮＭ
ＯＳトランジスタ３３，３４のゲート端子に印加されて
いる。
ランジスタ３３，３４とＮＯＴ回路３５とからなり、Ｎ
ＯＴ回路３５及びＮＭＯＳトランジスタ３４の直列回路
に対してＰＭＯＳトランジスタ３３が並列に接続されて
いる。そして、選択回路３２Ａに入力された増幅データ
ＳＡＤ１はＰＭＯＳトランジスタ３３及びＮＯＴ回路３
５に印加され、デコード信号ＥＲ１はＰＭＯＳ及びＮＭ
ＯＳトランジスタ３３，３４のゲート端子に印加されて
いる。
【００３４】そして、選択回路３２Ａはデコード信号Ｅ
Ｒ１がＬレベルの場合にはそのＰＭＯＳトランジスタ３
３がオンして増幅データＳＡＤ１をそのまま入出力バッ
ファ１２を介して出力し、デコード信号ＥＲ１がＨレベ
ルの場合にはそのＮＭＯＳトランジスタ３４がオンして
ＮＯＴ回路３５による反転データＳＡＤ１バーを入出力
バッファ１２を介して出力するようになっている。
Ｒ１がＬレベルの場合にはそのＰＭＯＳトランジスタ３
３がオンして増幅データＳＡＤ１をそのまま入出力バッ
ファ１２を介して出力し、デコード信号ＥＲ１がＨレベ
ルの場合にはそのＮＭＯＳトランジスタ３４がオンして
ＮＯＴ回路３５による反転データＳＡＤ１バーを入出力
バッファ１２を介して出力するようになっている。
【００３５】選択回路３２Ｂ〜３２Ｈも選択回路３２Ａ
と同様の構成となっており、各選択回路３２Ｂ〜３２Ｈ
に入力された各増幅データＳＡＤ２〜ＳＡＤ８は当該回
路のＰＭＯＳトランジスタ３３及びＮＯＴ回路３５に印
加され、各デコード信号ＥＲ２〜ＥＲ８は当該回路のＰ
ＭＯＳ及びＮＭＯＳトランジスタ３３，３４のゲート端
子に印加されている。そして、選択回路３２Ｂ〜３２Ｈ
も入力されているデコード信号ＥＲ２〜ＥＲ８がＬレベ
ルの場合には当該回路のＰＭＯＳトランジスタ３３がオ
ンして増幅データＳＡＤ２〜ＳＡＤ８をそのまま入出力
バッファ１２を介して出力し、デコード信号ＥＲ２〜Ｅ
Ｒ８がＨレベルの場合には当該回路のＮＭＯＳトランジ
スタ３４がオンしてＮＯＴ回路３５による反転データＳ
ＡＤ２バー〜ＳＡＤ８バーを入出力バッファ１２を介し
て出力するようになっている。
と同様の構成となっており、各選択回路３２Ｂ〜３２Ｈ
に入力された各増幅データＳＡＤ２〜ＳＡＤ８は当該回
路のＰＭＯＳトランジスタ３３及びＮＯＴ回路３５に印
加され、各デコード信号ＥＲ２〜ＥＲ８は当該回路のＰ
ＭＯＳ及びＮＭＯＳトランジスタ３３，３４のゲート端
子に印加されている。そして、選択回路３２Ｂ〜３２Ｈ
も入力されているデコード信号ＥＲ２〜ＥＲ８がＬレベ
ルの場合には当該回路のＰＭＯＳトランジスタ３３がオ
ンして増幅データＳＡＤ２〜ＳＡＤ８をそのまま入出力
バッファ１２を介して出力し、デコード信号ＥＲ２〜Ｅ
Ｒ８がＨレベルの場合には当該回路のＮＭＯＳトランジ
スタ３４がオンしてＮＯＴ回路３５による反転データＳ
ＡＤ２バー〜ＳＡＤ８バーを入出力バッファ１２を介し
て出力するようになっている。
【００３６】従って、上記のように構成されたＥＥＰＲ
ＯＭ２０において、制御回路からＬレベルのリードライ
ト制御信号Ｃが入力されてデータ書き込み状態になる
と、入出力バッファ１２を介して入力された書き込みデ
ータＤ１〜Ｄ８は書き込みバッファ５によりメモリセル
アレイ２の所定アドレスのデータビットＤＢ１〜ＤＢ８
に書き込まれる。
ＯＭ２０において、制御回路からＬレベルのリードライ
ト制御信号Ｃが入力されてデータ書き込み状態になる
と、入出力バッファ１２を介して入力された書き込みデ
ータＤ１〜Ｄ８は書き込みバッファ５によりメモリセル
アレイ２の所定アドレスのデータビットＤＢ１〜ＤＢ８
に書き込まれる。
【００３７】一方、リードライト制御信号ＣがＬレベル
であるので、マルチプレクサ２２における各選択回路２
６Ａ〜２６ＨのＰＭＯＳトランジスタ２４がオンし、マ
ルチプレクサ２２からは書き込みデータＤ１〜Ｄ８が選
択されてパリティ発生回路２３に出力される。
であるので、マルチプレクサ２２における各選択回路２
６Ａ〜２６ＨのＰＭＯＳトランジスタ２４がオンし、マ
ルチプレクサ２２からは書き込みデータＤ１〜Ｄ８が選
択されてパリティ発生回路２３に出力される。
【００３８】そして、入力された書き込みデータＤ１〜
Ｄ８に基づいてパリティ発生回路２３により第１のパリ
ティデータＥ１〜Ｅ４が発生され、この第１のパリティ
データＥ１〜Ｅ４が書き込みバッファ５により前記書き
込みデータＤ１〜Ｄ８が書き込まれたデータビットＤＢ
１〜ＤＢ８に対応するパリティビットＰＢ１〜ＰＢ４に
書き込まれる。
Ｄ８に基づいてパリティ発生回路２３により第１のパリ
ティデータＥ１〜Ｅ４が発生され、この第１のパリティ
データＥ１〜Ｅ４が書き込みバッファ５により前記書き
込みデータＤ１〜Ｄ８が書き込まれたデータビットＤＢ
１〜ＤＢ８に対応するパリティビットＰＢ１〜ＰＢ４に
書き込まれる。
【００３９】又、制御回路からＨレベルのリードライト
制御信号Ｃが入力されてデータ読み出し状態になると、
センスアンプＳＡ１，ＳＡ２の増幅データＳＡＤ１〜Ｓ
ＡＤ８及びセンスアンプＳＡ３の増幅パリティデータＳ
ＡＥ１〜ＳＡＥ４がマルチプレクサ２２に入力される。
このとき、リードライト制御信号ＣがＨレベルであるの
で、マルチプレクサ２２における各選択回路２６Ａ〜２
６ＨのＮＭＯＳトランジスタ２５がオンし、増幅データ
ＳＡＤ１〜ＳＡＤ８が選択されてパリティ発生回路２３
に出力されるとともに、ＡＮＤ回路２７Ａ〜２７Ｄから
は増幅パリティデータＳＡＥ１〜ＳＡＥ４がパリティ発
生回路２３に出力される。
制御信号Ｃが入力されてデータ読み出し状態になると、
センスアンプＳＡ１，ＳＡ２の増幅データＳＡＤ１〜Ｓ
ＡＤ８及びセンスアンプＳＡ３の増幅パリティデータＳ
ＡＥ１〜ＳＡＥ４がマルチプレクサ２２に入力される。
このとき、リードライト制御信号ＣがＨレベルであるの
で、マルチプレクサ２２における各選択回路２６Ａ〜２
６ＨのＮＭＯＳトランジスタ２５がオンし、増幅データ
ＳＡＤ１〜ＳＡＤ８が選択されてパリティ発生回路２３
に出力されるとともに、ＡＮＤ回路２７Ａ〜２７Ｄから
は増幅パリティデータＳＡＥ１〜ＳＡＥ４がパリティ発
生回路２３に出力される。
【００４０】パリティ発生回路２３に増幅データＳＡＤ
１〜ＳＡＤ８及び増幅パリティデータＳＡＥ１〜ＳＡＥ
４が入力されると、増幅データＳＡＤ１〜ＳＡＤ８に基
づいて第２のパリティデータが発生されるとともに、こ
の第２のパリティデータと増幅パリティデータＳＡＥ１
〜ＳＡＥ４とに基づいて増幅データＳＡＤ１〜ＳＡＤ８
のいずれかのデータの誤り検出が行われ、比較信号ＰＲ
１〜ＰＲ４が出力される。この比較信号ＰＲ１〜ＰＲ４
はデコーダ１０によりデコードされ、８ビットのデコー
ド信号ＥＲ１〜ＥＲ８が出力される。
１〜ＳＡＤ８及び増幅パリティデータＳＡＥ１〜ＳＡＥ
４が入力されると、増幅データＳＡＤ１〜ＳＡＤ８に基
づいて第２のパリティデータが発生されるとともに、こ
の第２のパリティデータと増幅パリティデータＳＡＥ１
〜ＳＡＥ４とに基づいて増幅データＳＡＤ１〜ＳＡＤ８
のいずれかのデータの誤り検出が行われ、比較信号ＰＲ
１〜ＰＲ４が出力される。この比較信号ＰＲ１〜ＰＲ４
はデコーダ１０によりデコードされ、８ビットのデコー
ド信号ＥＲ１〜ＥＲ８が出力される。
【００４１】そして、データ反転回路１１により各デコ
ード信号ＥＲ１〜ＥＲ８のレベルに基づいて誤りのない
増幅データはそのままのレベルで、誤りのある増幅デー
タはレベルが反転されて入出力バッファ１２に出力され
る。
ード信号ＥＲ１〜ＥＲ８のレベルに基づいて誤りのない
増幅データはそのままのレベルで、誤りのある増幅デー
タはレベルが反転されて入出力バッファ１２に出力され
る。
【００４２】これにより、データ読み出し時において、
入出力バッファ１２から正常なデータが出力される。こ
のように、本実施例の誤り訂正回路２０ではＥｘＯＲ
（排他的論理和）回路の集合体である１つのパリティ発
生回路２３と、ＰＭＯＳ及びＮＭＯＳトランジスタ２
４，２５からなる複数の選択回路２６Ａ〜２６ＨとＡＮ
Ｄ回路２７Ａ〜２７Ｄとで構成されるマルチプレクサ２
２とで、第１及び第２パリティデータが発生されるの
で、図７に示す従来の誤り訂正回路７と比較して半導体
チップにおける誤り訂正回路２０の占有面積を低減で
き、よってチップサイズを縮小化してコストダウンを図
ることができる。
入出力バッファ１２から正常なデータが出力される。こ
のように、本実施例の誤り訂正回路２０ではＥｘＯＲ
（排他的論理和）回路の集合体である１つのパリティ発
生回路２３と、ＰＭＯＳ及びＮＭＯＳトランジスタ２
４，２５からなる複数の選択回路２６Ａ〜２６ＨとＡＮ
Ｄ回路２７Ａ〜２７Ｄとで構成されるマルチプレクサ２
２とで、第１及び第２パリティデータが発生されるの
で、図７に示す従来の誤り訂正回路７と比較して半導体
チップにおける誤り訂正回路２０の占有面積を低減で
き、よってチップサイズを縮小化してコストダウンを図
ることができる。
【００４３】又、本実施例ではデータ反転回路１１が入
出力バッファ１２の形成領域内に配置されているので、
機能毎にそれぞれ形成領域を決めてデータ反転回路１１
及び入出力バッファ１２を形成する場合と比較して誤り
訂正回路２０の占有面積をより低減でき、チップサイズ
の縮小化を図ることができる。
出力バッファ１２の形成領域内に配置されているので、
機能毎にそれぞれ形成領域を決めてデータ反転回路１１
及び入出力バッファ１２を形成する場合と比較して誤り
訂正回路２０の占有面積をより低減でき、チップサイズ
の縮小化を図ることができる。
【００４４】又、本実施例ではパリティ発生回路２３に
誤り検出回路を含んでいるので、誤り訂正回路２０の占
有面積をより低減でき、チップサイズをより縮小化する
ことができる。
誤り検出回路を含んでいるので、誤り訂正回路２０の占
有面積をより低減でき、チップサイズをより縮小化する
ことができる。
【００４５】図６は別のＥＥＰＲＯＭ４０を示し、この
例の誤り訂正回路４１では入出力バッファ１３の形成領
域内にデータ反転回路１１を配置するとともに、デコー
ダ１０をも配置している。従って、誤り訂正回路４１の
占有面積をより低減でき、チップサイズをより縮小化す
ることができる。
例の誤り訂正回路４１では入出力バッファ１３の形成領
域内にデータ反転回路１１を配置するとともに、デコー
ダ１０をも配置している。従って、誤り訂正回路４１の
占有面積をより低減でき、チップサイズをより縮小化す
ることができる。
【００４６】
【発明の効果】以上詳述したように第１発明によれば、
排他的論理和回路の集合体であるパリティ発生回路が１
つと、書き込みデータ又は読み出しデータのうちパリテ
ィ発生回路に出力するデータを選択するだけのマルチプ
レクサとで第１及び第２パリティデータが発生されるの
で、従来の誤り訂正回路と比較して占有面積を低減でき
チップサイズを縮小化して、コストダウンを図ることが
できる。
排他的論理和回路の集合体であるパリティ発生回路が１
つと、書き込みデータ又は読み出しデータのうちパリテ
ィ発生回路に出力するデータを選択するだけのマルチプ
レクサとで第１及び第２パリティデータが発生されるの
で、従来の誤り訂正回路と比較して占有面積を低減でき
チップサイズを縮小化して、コストダウンを図ることが
できる。
【００４７】又、第２発明によれば、データ反転回路が
入出力バッファ内に配置されているので、チップ上にデ
ータ反転回路及び入出力バッファをそれぞれ形成する場
合と比較して占有面積をより低減できチップサイズの縮
小化を図ることができる。
入出力バッファ内に配置されているので、チップ上にデ
ータ反転回路及び入出力バッファをそれぞれ形成する場
合と比較して占有面積をより低減できチップサイズの縮
小化を図ることができる。
【００４８】更に、第３発明によれば、パリティ発生回
路に誤り検出回路を含んでいるので、占有面積をより低
減できチップサイズをより縮小化することができる。
路に誤り検出回路を含んでいるので、占有面積をより低
減できチップサイズをより縮小化することができる。
【図１】本発明をＥＥＰＲＯＭに具体化した一実施例を
示すブロック図である。
示すブロック図である。
【図２】マルチプレクサを示す回路図である。
【図３】パリティ発生回路を示す回路図である。
【図４】デコーダを示す回路図である。
【図５】データ反転回路を示す回路図である。
【図６】別のＥＥＰＲＯＭを示すブロック図である。
【図７】従来のＥＥＰＲＯＭを示すブロック図である。
２ メモリセルアレイ
５ 書き込みバッファ
１０ デコーダ
１１ データ反転回路
１２，１３ 入出力バッファ
２０，４０ ＥＥＰＲＯＭ
２１，４１ 誤り訂正回路
２２ マルチプレクサ
２３ 誤り検出回路を兼用するパリティ発生回路
ＤＢ１〜ＤＢ８ データビット
ＰＢ１〜ＰＢ４ パリティビット
ＳＡ１〜ＳＡ３ センスアンプ
Claims (3)
- 【請求項１】 データを書き換え可能なデータビット
（ＤＢ１〜ＤＢ８）とそのデータビット（ＤＢ１〜ＤＢ
８）の誤りを検出するための第１のパリティデータを書
き換え可能に記憶するパリティビット（ＰＢ１〜ＰＢ
４）とを備えるメモリセルアレイ（２）と、 データ書き込み時において各データビット（ＤＢ１〜Ｄ
Ｂ８）に書き込むデータを入力し、データ読み出し時に
おいて各データビット（ＤＢ１〜ＤＢ８）から読み出さ
れたデータを出力するための入出力バッファ（１２，１
３）と、 データ読み出し時においてデータビット（ＤＢ１〜ＤＢ
８）から読み出されたデータ及びパリティビット（ＰＢ
１〜ＰＢ４）から読み出された第１のパリティデータに
基づいて読み出しデータの誤りを訂正する誤り訂正回路
（２１，４１）とを１つの半導体チップ上に形成した半
導体記憶装置において、 誤り訂正回路（２１，４１）を、データ書き込み時にお
いて入出力バッファ（１２，１３）を介して入力される
書き込みデータを選択して出力し、データ読み出し時に
おいて各データビット（ＤＢ１〜ＤＢ８）からの読み出
しデータを選択して出力するマルチプレクサ（２２）
と、 マルチプレクサ（２２）に接続され同マルチプレクサ
（２２）から出力される書き込みデータの排他的論理和
をとってパリティビット（ＰＢ１〜ＰＢ４）に記憶させ
る第１のパリティデータを発生し、マルチプレクサ（２
２）から出力される読み出しデータの排他的論理和をと
って第２のパリティデータを発生するパリティ発生回路
（２３）と、 データ読み出し時においてパリティ発生回路（２３）か
ら出力される第２のパリティデータとパリティビット
（ＤＢ１〜ＤＢ８）の第１のパリティデータとを比較し
てデータの誤りを検出する誤り検出回路（２３）と、 データビット（ＤＢ１〜ＤＢ８）から読み出されたデー
タを入力し、誤り検出回路（２３）による比較結果に基
づいて誤りのないビットデータはそのままのレベルで、
又誤りのあるビットデータはレベルを反転させて入出力
バッファ（１２，１３）に出力するデータ反転回路（１
１）とにより構成したことを特徴とする半導体記憶装
置。 - 【請求項２】 前記データ反転回路（１１）は前記入出
力バッファ（１２，１３）内に配置されていることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記パリティ発生回路（２３）は誤り検
出回路を含み、前記マルチプレクサ（２２）はデータ書
き込み時において書き込みデータと固定データとをパリ
ティ発生回路（２３）に出力し、データ読み出し時にお
いて各データビット（ＤＢ１〜ＤＢ８）からの読み出し
データ及びそのデータビット（ＤＢ１〜ＤＢ８）に対応
するパリティビット（ＰＢ１〜ＰＢ４）の第１のパリテ
ィデータをパリティ発生回路（２３）に出力するもので
あることを特徴とする請求項１又は請求項２に記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3160574A JPH0512899A (ja) | 1991-07-01 | 1991-07-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3160574A JPH0512899A (ja) | 1991-07-01 | 1991-07-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512899A true JPH0512899A (ja) | 1993-01-22 |
Family
ID=15717911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3160574A Withdrawn JPH0512899A (ja) | 1991-07-01 | 1991-07-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002508566A (ja) * | 1997-12-12 | 2002-03-19 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 監視システム |
-
1991
- 1991-07-01 JP JP3160574A patent/JPH0512899A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002508566A (ja) * | 1997-12-12 | 2002-03-19 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 監視システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |