JP2021150733A - 半導体装置及び半導体記憶装置 - Google Patents

半導体装置及び半導体記憶装置 Download PDF

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崇宏 藤木
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Abstract

【課題】誤り訂正能力を高めた半導体装置を提供する。【解決手段】実施形態の半導体装置は、積符号フレームの横方向のＥＣＣフレームデータにＥＣＣ復号を行うＥＣＣ復号処理回路３１と、積符号フレームの縦方向の第２フレームデータにリード・ソロモン（ＲＳ）復号を行うＲＳ復号処理回路３２と、ＥＣＣ復号処理回路３１において復号されたＥＣＣフレームデータに対して生成されたシンドロームを格納するメモリＭ０と、ＥＣＣ復号に成功したＥＣＣフレームデータに対して生成されたＲＳシンドロームを格納するメモリＭ１と、ＥＣＣ復号に失敗したＥＣＣフレームデータを復号訂正不能フレームデータとして格納するメモリＤと、を有し、復号訂正不能フレームデータを収集するフレーム収集処理と、フレーム収集処理において収集された復号訂正不能フレームデータにＲＳ復号を行う反復訂正処理を実行する。【選択図】図１１

Description

本発明の実施形態は、半導体装置及び半導体記憶装置に関する。
半導体記憶装置などには、誤り訂正回路が搭載される場合がある。積符号フレームを用いて誤り訂正能力を向上する誤り訂正回路も利用されているが、さらに高い誤り訂正能力が求められている。
特許第４５９８７１１号公報
そこで、実施形態は、誤り訂正能力を高めた半導体装置及び半導体記憶装置を提供することを目的とする。
実施形態の半導体装置は、積符号フレームの第１方向の第１フレームデータに第１復号を行う第１復号回路と、前記積符号フレームの第２方向の第２フレームデータに第２復号を行う第２復号回路と、前記第１復号回路において復号された前記第１フレームデータに対して生成されたシンドロームを格納する第１記憶領域と、前記第１復号回路において前記第１復号に成功した前記第１フレームデータに対して生成された前記シンドロームを格納する第２記憶領域と、前記第１復号において前記第１復号に失敗した前記第１フレームデータを復号訂正不能フレームデータとして格納する第３記憶領域と、を有し、前記復号訂正不能フレームデータを収集するフレーム収集処理と、前記フレーム収集処理において収集された前記復号訂正不能フレームデータに前記第２復号を行う反復訂正処理を実行し、前記フレーム収集処理では、前記第１フレームデータに対して前記第１復号を行い、前記第１復号に成功したときは前記第１復号に成功した前記第１フレームデータに対して前記シンドロームを生成して前記第２記憶領域に格納すると共に、前記第１復号に成功したあるいは失敗したに関わりなく前記第１フレームデータに対して生成された前記シンドロームを前記第１記憶領域に格納し、前記反復訂正処理では、前記復号訂正不能フレームデータに対して前記第１記憶領域の前記シンドロームを用いて前記第２復号によるデータ訂正を行い、前記データ訂正により訂正された前記復号訂正不能フレームデータに対して前記第１復号を行い、前記復号訂正不能フレームデータに対する前記第１復号が成功したときは、前記第３記憶領域の前記復号訂正不能フレームデータを更新すると共に、前記復号訂正不能フレームデータに対する前記シンドローム生成を行い、前記第１記憶領域及び前記第２記憶領域を更新し、前記反復訂正処理後に前記フレーム収集処理を行うとき、前記第２記憶領域のデータを前記第１記憶領域にコピーする。
第１の実施形態に関わるメモリシステムの構成例を示すブロック図である。 第１の実施形態に関わる不揮発性メモリの構成例を示すブロック図である。 第１の実施形態に関わる、３次元構造のＮＡＮＤメモリセルアレイのブロックの構成例を示す図である。 第１の実施形態に関わる積符号フレームの構成図である。 比較例に関わる、不揮発性メモリに記憶されたユーザデータの積符号フレームの復号処理の全体の流れを示すフローチャートである。 比較例に関わるフレーム収集処理の流れの例を示すフローチャートである。 比較例に関わる反復訂正処理の流れの例を示すフローチャートである。 比較例に関わる反復訂正処理の流れの例を示すフローチャートである。 比較例に関わる、フレーム収集処理における回路（処理）間のデータフローを示す回路図である。 比較例に関わる、反復訂正処理における回路（処理）間のデータフローを示す回路図である。 第１の実施形態に関わるメモリコントローラの誤り訂正回路の構成図である。 第１の実施形態に関わる、不揮発性メモリに記憶されたユーザデータの積符号フレームの復号処理の全体の流れを示すフローチャートである。 第１の実施形態に関わる、フレーム収集処理の流れの例を示すフローチャートである。 第１の実施形態に関わる、反復訂正処理の流れの例を示すフローチャートである。 第１の実施形態に関わる、反復訂正処理の流れの例を示すフローチャートである。 第１の実施形態に関わる、フレーム収集処理における複数の処理（処理）間のデータフローを示す回路図である。 第１の実施形態に関わる、反復訂正処理における回路（処理）間のデータフローを示す回路図である。 第２の実施形態に関わるメモリコントローラの誤り訂正回路の構成図である。 第２の実施形態に関わる、フレーム収集処理の流れの例を示すフローチャートである。 第２の実施形態に関わる、反復訂正処理の流れの例を示すフローチャートである。 第２の実施形態に関わる、反復訂正処理の流れの例を示すフローチャートである。 第２の実施形態に関わる、フレーム収集処理における回路（処理）間のデータフローを示す回路図である。 第２の実施形態に関わる、反復訂正処理における回路（処理）間のデータフローを示す回路図である。
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（構成）
（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末、スマートフォンなどの電子機器である。
不揮発性メモリ２は、データを不揮発に記憶する半導体メモリであり、例えば、ＮＡＮＤフラッシュメモリを備えている。本実施形態では、不揮発性メモリ２は、メモリセルあたり４ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち４ｂｉｔ／Ｃｅｌｌ（ＱＬＣ：Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリであるとして説明する。不揮発性メモリ２は、３次元化されている。
メモリコントローラ１は、ホストからの書き込み要求に従って不揮発性メモリ２へのデータの書き込みを制御する半導体装置である。メモリコントローラ１と不揮発性メモリ２を含む半導体パッケージは、半導体記憶装置を構成する。また、メモリコントローラ１は、ホストからの読み出し要求に従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６で接続される。
ホストインターフェイス１３は、ホストから受信した要求、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
ＥＣＣ回路１４は、不揮発性メモリ２にユーザデータを書き込むときに誤り訂正符号を生成する誤り符号生成回路１４ａと、不揮発性メモリ２から読み出したユーザデータの誤りを検出しかつ訂正する誤り検出／訂正回路１４ｂとを含む。誤り符号生成回路１４ａは、プロセッサ１２からの指示に応じてユーザデータに対する誤り訂正符号を生成する。プロセッサ１２は、ホストからのユーザデータを不揮発性メモリ２に書き込むとき、誤り符号生成回路１４ａによりユーザデータに対する誤り訂正符号を生成し、誤り訂正符号を付加したユーザデータを不揮発性メモリ２に書き込む。プロセッサ１２は、ホストからの要求に応じてユーザデータを不揮発性メモリ２から読み出すとき、誤り検出／訂正回路１４ｂにより不揮発性メモリ２からのユーザデータの誤りを検出し、誤りがあったときはその誤り訂正符号を用いてデータ訂正をして、ユーザデータをホストへ出力する。
メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御するインターフェイス回路である。
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由で要求を受けた場合に、その要求に従った制御を行う。例えば、プロセッサ１２は、ホストからの要求に従って、不揮発性メモリ２へのユーザデータおよびパリティデータの書き込みをメモリインターフェイス１５へ指示する。パリティデータの生成は、ＥＣＣ回路１４の誤り符号生成回路により行われる。また、プロセッサ１２は、ホストからの要求に従って、不揮発性メモリ２からのユーザデータおよびパリティデータの読み出しを、メモリインターフェイス１５へ指示する。読み出されたユーザデータに誤りがあったときのデータ訂正は、ＥＣＣ回路１４の誤り検出／訂正回路１４ｂにより行われる。
プロセッサ１２は、ユーザデータごとに書き込み先の不揮発性メモリ２の格納領域を決定する。不揮発性メモリ２の格納領域には物理アドレスが割当てられている。プロセッサ１２は、ユーザデータの書き込み先の格納領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定した格納領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出し要求を受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
ホストから書き込み要求を受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みユーザデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたユーザデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４の誤り符号生成回路１４ａは、入力されたデータの誤り訂正符号（パリティデータ）を生成し、誤り訂正符号が付加されたユーザデータをメモリインターフェイス１５に出力する。メモリインターフェイス１５は、誤り訂正符号が付加されたユーザデータを不揮発性メモリ２に書き込む。
ホストから読み出し要求を受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した誤り訂正符号が付加されたユーザデータをＥＣＣ回路１４に出力する。ＥＣＣ回路１４の誤り検出／訂正回路１４ｂは、入力されたユーザデータを復号し、もしも入力されたユーザデータに誤りが検出されたときは、誤り訂正符号を用いて訂正したデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたユーザデータを、ホストインターフェイス１３を介してホストに送信する。
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ＮＡＮＤ Ｉ／Ｏインターフェイス２１、制御部２２、ＮＡＮＤメモリセルアレイ２３、センスアンプ回路２４及びワード線ドライバ２５を備える。不揮発性メモリ２は、例えば１チップの半導体基板（例えば、シリコン基板）からなる。
ＮＡＮＤ Ｉ／Ｏインターフェイス２１は、メモリコントローラ１から出力された、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥなどの制御信号を受け取る。また、ＮＡＮＤ Ｉ／Ｏインターフェイス２１は、メモリコントローラ１から出力された、コマンド、アドレス、データを受け取る。
制御部２２は、ＮＡＮＤ Ｉ／Ｏインターフェイス２１から制御信号、コマンド、アドレス、データを受け取り、それらに基づいて、不揮発性メモリ２の動作を制御する制御回路である。制御部２２は、例えば、制御信号、コマンド、アドレス、データに基づいてワード線ドライバ２５やセンスアンプ回路２４を制御し、書き込み動作、読み出し動作、消去動作等を実行する。
制御部２２は、書き込みコマンドが入力された場合、書き込みコマンドに伴って入力されたデータをＮＡＮＤメモリセルアレイ２３上の指定されたアドレスへ書き込むようセンスアンプ回路２４とワード線ドライバ２５を制御する。また、制御部２２は、読み出しコマンドが入力された場合、ＮＡＮＤメモリセルアレイ２３上の指定されたアドレスからデータを読み出すようセンスアンプ回路２４とワード線ドライバ２５を制御する。
例えば、制御部２２は、ＮＡＮＤメモリセルアレイ２３に含まれるメモリセル（メモリセルトランジスタ）ＭＴへデータを書き込むために、ワード線ドライバ２５によって複数のワード線ＷＬへ印加される電圧や、センスアンプ回路２４によって複数のビット線ＢＬに印加される電圧（ビット線電圧）を制御する。
センスアンプ回路２４は、複数のビット線ＢＬに独立して電圧（または電流）を印加し、また、複数のビット線ＢＬの電圧（または電流）を独立して検出することができるように構成されている。
ワード線ドライバ２５は、複数のワード線および選択ゲート線に独立して電圧を印加することができるように構成されている。
（ＮＡＮＤメモリセルアレイの構成）
図３は、３次元構造のＮＡＮＤメモリセルアレイ２３のブロックの構成例を示す図である。図３は、３次元構造のＮＡＮＤメモリセルアレイ（以下、メモリセルアレイという）２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。
図示するように、ブロックＢＬＫは、例えば４つのストリングユニット（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２とを含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルＭＴの個数は、ここでは８個であるが、８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。選択トランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択トランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択トランジスタを用いてもよい。 さらに、メモリセルＭＴと選択トランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
メモリセルＭＴは、選択トランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルＭＴ７が、選択トランジスタＳＴ１接続され、他端側のメモリセルＭＴ０が、選択トランジスタＳＴ２に接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。他方で、選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルＭＴ０〜ＭＴ７のゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
ＮＡＮＤストリングＮＳを構成するメモリセルＭＴ０〜ＭＴ７のゲートには、それぞれワード線ＷＬ０〜ＷＬ７が接続されている。ブロックＢＬＫ内において同一行にあるメモリセルＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。
各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルＭＴは、ＮＡＮＤストリングＮＳに含ませる選択トランジスタＳＴや他のメモリセルＭＴを介して、ビット線に接続されている。上述した通り、同一のブロックＢＬＫ内にあるメモリセルＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（またはページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルＭＴをメモリセルグループＭＧと定義する。本実施形態では、不揮発性メモリ２は４ビット（１６値）のデータを保持可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。
（積符号の構成）
ＮＡＮＤメモリのメモリコントローラ１のＥＣＣ回路１４では、積符号フレームを用いて訂正能力の向上が図られている。積符号フレームは、ビット（カラム）方向のＥＣＣパリティデータ（誤り訂正符号）と、縦方向のリード・ソロモン（以下、ＲＳと略す）パリティデータ（誤り訂正符号）を有する。ＥＣＣパリティデータ及びＲＳパリティデータは、ＥＣＣ回路１４の誤り符号生成回路１４ａにより生成されて、ユーザデータに付加される。
図４は、積符号フレームの構成図である。ユーザデータは、複数行（ここではＮ行。Ｎは正の整数）でかつ複数列（ここでは、Ｍ列。Ｍは正の整数）のデータからなる。ユーザデータの各行について、横方向（ビット（カラム）方向）にＥＣＣパリティデータが付加され、縦方向にＲＳパリティデータが付加されている。ＥＣＣパリティデータは、誤り符号生成回路１４ａにおいて、ＥＣＣエンコードを横方法に行って生成される。ＲＳパリティデータは、誤り符号生成回路１４ａにおいて、ＲＳエンコードを縦方法に行って生成される。
ＥＣＣパリティデータは、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号方式、ＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ：低密度パリティ検査符号）方式などに基づいて生成される。
なお、ここでは、横方向データに対して、ＥＣＣエンコード方式を用いているが、他のエンコード方式を用いて行方向のパリティデータを生成してもよい。同様に、ここでは、縦方向データに対しては、ＲＳエンコード方式を用いているが、他のエンコード方式を用いて縦方向のパリティデータを生成してもよい。
図４の横方向において、１行のユーザデータと、その行に付加されたＥＣＣパリティデータとからなるデータを、ＥＣＣフレームという。ユーザデータの各行を、所定のデータ単位毎に、例えば１バイト毎に区切ると、複数行のユーザデータは、複数列に分割される。図４の縦方向に所定のデータ幅の１列のユーザデータと、その列に付加された２つのＲＳパリティデータとからなるデータを、ＲＳフレームという。すなわち、横方向のフレームをＥＣＣフレーム、縦方向のフレームをＲＳフレームという。図４では、Ｎ個のＥＣＣフレームおよびＬ個のＲＳフレームで構成されたフレームを積符号フレームと呼ぶ。
後述するＲＳシンドロームは、ＲＳ復号時に、図４において、二点鎖線で示すように、ＥＣＣフレームに対して生成され、メモリＭ０に格納される。各ＲＳシンドロームのビット数は、ＲＳフレーム毎に分割されたＲＳパリティのビット数と同じである。
なお、ここでは、１行のユーザデータに対して、１つのＥＣＣパリティデータが付加されているが、１行のユーザデータを複数（例えば４つ）に分割し、分割された部分ユーザデータ毎に、１つのパリティデータを付加するようにしてもよい。例えば、１行のユーザデータを４つに分割すると、４つのパリティデータが生成される。
さらになお、ここでは、図４に示すように、ＲＳパリティデータは、ユーザデータについてのみ付加されているが、二点鎖線で示すように、ＥＣＣパリティデータについても付加するようにしてもよい。
以下の説明では、ユーザデータの書き込み方法についての説明は省略し、ユーザデータの復号方法、すなわち読み出し及びその訂正の方法について説明する。ここでは、ユーザデータの積符号フレームの復号処理について説明する。
（比較例）
はじめに、本実施形態の復号方法を説明する前に、本実施形態との比較例としての復号方法について説明する。
図５は、その比較例に関わる、不揮発性メモリ２に記憶されたユーザデータの積符号フレームの復号処理の全体の流れを示すフローチャートである。復号処理では、プロセッサ１２は、ホストからの読み出し要求を受けると、メモリインターフェイス１５を制御して、不揮発性メモリ２からその要求に関わる物理アドレスからユーザデータを読み出す。図４に示すような積符号フレームのユーザデータが、不揮発性メモリ２から読み出されてＲＡＭ１１の所定の格納領域に格納される。
復号処理では、不揮発性メモリ２から読み出されたユーザデータに誤りがなければ、プロセッサ１２は、そのユーザデータを、ホストへ返す。不揮発性メモリ２から読み出されたユーザデータに誤りがあるとき、プロセッサ１２は、ユーザデータを訂正して、ホストへ返す。プロセッサ１２は、ＥＣＣ回路１４を制御しながら、不揮発性メモリ２から読み出されたユーザデータの復号処理を行う。
復号処理は、まず、フレーム収集処理を行い（ステップ（以下、Ｓと略す）１）、その後、反復訂正処理が実行される（Ｓ２）。フレーム収集処理では、ビット単位で誤り訂正を行うＥＣＣ復号処理により復号に失敗した（すなわちＥＣＣ訂正ができなかった）ＥＣＣフレームが収集される。言い換えれば、フレーム収集処理では、ＲＳ復号によるデータ訂正が必要なＥＣＣフレームが収集される。ＲＳ復号は、シンボル単位で誤り訂正を行う。反復訂正処理では、Ｓ１で収集されたＥＣＣフレームに対してＲＳ復号処理が実行される。
図６は、フレーム収集処理の流れの例を示すフローチャートである。図７及び図８は、反復訂正処理の流れの例を示すフローチャートである。
メモリコントローラ１のプロセッサ１２は、ＥＣＣ対象である対象ＥＣＣフレームのフレーム番号を「０」に設定した後（Ｓ１１）、フレーム番号を「１」だけインクリメントする（Ｓ１２）。
プロセッサ１２は、設定されたフレーム番号の対象ＥＣＣフレームを読み出す（Ｓ１３）。Ｓ１３の後、プロセッサ１２は、誤り検出／訂正回路１４ｂに対してＥＣＣ復号処理を実行させる信号を与えることによって、ＥＣＣ復号処理を実行する（Ｓ１４）。Ｓ１４では、誤り検出／訂正回路１４ｂは、読み出された対象ＥＣＣフレームに誤りがあったか検出し、かつ誤りがあった場合には、ＥＣＣによる誤り訂正を実行する。
プロセッサ１２は、対象ＥＣＣフレームが正しく読み出されたか、あるいは対象ＥＣＣフレームに誤りがあったときには誤り検出／訂正回路１４ｂによるＥＣＣ訂正が成功したかを判定する（Ｓ１５）。
誤り検出／訂正回路１４ｂは、当該フレームを復号し、正しく復号できたか否かのフラグを内部データとして生成する。具体的には、誤り検出／訂正回路１４ｂは、当該フレームが正しく復号できなかったときは、ＥＣＣ訂正処理を実行し、ＥＣＣ訂正が正しく出来たかを示すフラグを内部データとして生成する。よって、プロセッサ１２は、誤り検出／訂正回路１４ｂの生成したフラグを読み出すことにより、ＥＣＣ訂正が成功したかを判定することができる。
ＥＣＣ訂正が成功しなかったとき（Ｓ１５：ＮＯ）、プロセッサ１２は、所定回数の読み出しリトライが終了したかを判定する（Ｓ１６）。所定回数の読み出しリトライが終了していないとき（Ｓ１６；ＮＯ）、処理は、Ｓ１３に戻り、Ｓ１３からＳ１５の処理が再度実行される。なお、リトライ時は、シフトリードなどによる読み出し条件を変更して、ＥＣＣフレームの読み出しを行うようにしてもよい。
所定回数の読み出しリトライが終了すると（Ｓ１６；ＹＥＳ）、プロセッサ１２は、ＥＣＣ訂正ができなかったＥＣＣフレームをメモリＤに書き込む（Ｓ１７）。メモリＤは、例えばＲＡＭ１１中の所定の記憶領域である。
なお、プロセッサ１２は、Ｓ１５の判定結果を、ＲＡＭ１１中の所定の記憶領域（あるいは所定レジスタ）に書き込む。これは、プロセッサ１２が、どのＥＣＣフレームが復号に、成功したかあるいは失敗したかを判定できるようにするためである。例えば、正しく読み出されたあるいはＥＣＣ訂正できたフレームは、「０」とし、ＥＣＣ訂正できなかったフレームは、「１」とするような判定結果データが、ＲＡＭ１１中の所定の記憶領域（あるいは所定レジスタ）に書き込まれる。
Ｓ１５でＥＣＣ訂正が成功したとき、Ｓ１７でＥＣＣ訂正ができなかったＥＣＣフレームをメモリＤに書き込んだ後、ＲＳシンドロームを、メモリＭから読み出す（Ｓ１８）。メモリＭは、ＲＡＭ１１中の所定の記憶領域である。なお、ＲＳシンドロームがメモリＭから初めて読み出されたときは、読み出したＲＳシンドロームは「０」である。
プロセッサ１２は、Ｓ１８の後、Ｓ１４で復号した対象ＥＣＣフレームと、メモリＭのＲＳシンドロームとからＲＳシンドロームを生成する（Ｓ１９）。プロセッサ１２は、Ｓ１９において生成されたシンドロームをメモリＭに書き込む（すなわち更新する）（Ｓ２０）。プロセッサ１２は、生成したＲＳシンドロームを、Ｓ１８で読み出したＲＳシンドロームに加算することによりＲＳシンドロームは更新される（Ｓ２０）。
プロセッサ１２は、対象ＥＣＣフレーム番号が（Ｎ−１）になったかを判定する（Ｓ２１）。すなわち、Ｎ行全てのＥＣＣフレームについて、上述したＳ１３からＳ２０までの処理をしたかが判定される。
Ｎ行全てのＥＣＣフレームについてＳ１３からＳ２０の処理が行われていなければ、Ｓ１２に戻り、ＥＣＣフレーム番号がインクリメントされて、Ｓ１３以降の処理が実行される。
Ｎ行全てのＥＣＣフレームについてＳ１３からＳ２０の処理が行われると、プロセッサ１２は、図７の反復訂正処理を実行する。
以上のようにして、図６の処理が終了する。その結果、ＥＣＣ訂正ができなかったＥＣＣフレーム情報が、メモリＤに書き込まれる。
プロセッサ１２は、対象ＥＣＣフレームのフレーム番号を「０」に設定し（Ｓ３１）、フレーム番号を「１」だけインクリメントする（Ｓ３２）。
プロセッサ１２は、Ｓ１５の判定結果データに基づいて、対象ＥＣＣフレームがＥＣＣ復号に成功したフレームであるかを判定する（Ｓ３３）。すなわち、プロセッサ１２は、対象ＥＣＣフレームが正しく読み出された、あるいは正しくＥＣＣ訂正処理ができたか否かを、上述したＲＡＭ１１中の所定の記憶領域（あるいは所定レジスタ）を参照することによって、判定する。
対象ＥＣＣフレームがＥＣＣ復号できたすなわちＥＣＣ復号に成功したフレームであるときは、Ｓ４３に進み、対象ＥＣＣフレームがＥＣＣ復号できなかったフレームであるときは、Ｓ３４からＳ４２の処理が実行される。
対象ＥＣＣフレームはＥＣＣ復号できなかったすなわちＥＣＣ復号に成功しなかったフレームであるときは（Ｓ３３：ＮＯ）、プロセッサ１２は、その対象ＥＣＣフレームのＥＣＣフレームをメモリＤから読み出し（Ｓ３４）、ＲＳシンドロームをメモリＭから読み出す（Ｓ３５）。
プロセッサ１２は、ユーザデータに対して、Ｓ３５で読み出したＲＳシンドロームを用いて、Ｓ３５で読み出した対象ＥＣＣフレームに対するＲＳ復号処理、すなわちデータ訂正処理を行う（Ｓ３６）。Ｓ３６により、Ｓ３４で読み出した対象ＥＣＣフレームに対するデータ訂正がされているかもしれないので、対象ＥＣＣフレームに対してＥＣＣ復号処理を実行する（Ｓ３７）。
Ｓ３７の後、プロセッサ１２は、誤り検出／訂正回路１４ｂによるＥＣＣ復号処理の結果、対象ＥＣＣフレームに対してのＥＣＣ復号が成功したかを判定する（Ｓ３８）。プロセッサ１２は、Ｓ３８の判定結果に基づいて、ＲＡＭ１１中の所定の記憶領域（あるいは所定レジスタ）の判定結果データを更新する。
対象ＥＣＣフレームに対するＥＣＣ復号が成功したとき（Ｓ３８：ＹＥＳ）、プロセッサ１２は、対象ＥＣＣフレームをメモリＤに書き込む（Ｓ３９）。プロセッサ１２は、Ｓ３８でＥＣＣ復号が成功したとき、復号に成功した対象ＥＣＣフレームをメモリＤに書き込んだ後（すなわち復号された対象ＥＣＣフレームデータをメモリＤから消去した後）、ＲＳシンドロームを、メモリＭから読み出す（Ｓ４０）。
プロセッサ１２は、Ｓ４０の後、復号に成功した対象ＥＣＣフレームと、メモリＭのＲＳシンドロームからＲＳシンドロームを生成する（Ｓ４１）。
プロセッサ１２は、Ｓ４１において生成されたシンドロームをメモリＭに書き込む（すなわち更新する）（Ｓ４２）。
プロセッサ１２は、Ｓ３３でＹＥＳのとき、あるいはＳ４２の後、ＥＣＣフレーム番号が（Ｎ−１）になったかを判定する（Ｓ４３）。すなわち、Ｎ行全てのＥＣＣフレームについて、上述したＳ３３からＳ４２までの処理をしたかが判定される。
Ｎ行全てのＥＣＣフレームについてＳ３３からＳ４２の処理が行われていなければ、Ｓ３２に戻り、対象ＥＣＣフレーム番号がインクリメントされて、Ｓ３３以降の処理が実行される。
Ｓ４３でＹＥＳのとき、すなわち、Ｎ行全てのＥＣＣフレームについてＳ３３からＳ４２の処理が行われたときは、プロセッサ１２は、全ＥＣＣフレームについてＥＣＣ復号が成功したかを判定する（Ｓ４４）。Ｓ４４の判定は、上述したようなＲＡＭ１１中の所定の記憶領域（あるいは所定レジスタ）を参照することによって、行われる。
全ＥＣＣフレームについてＥＣＣ復号が成功したとき（Ｓ４４：ＹＥＳ）、復号処理は終了する。
全ＥＣＣフレームについてＥＣＣ復号が成功しなかったとき（Ｓ４４：ＮＯ）、プロセッサ１２は、上述したＳ３１からＳ４３の反復訂正処理において、ＥＣＣ復号が一つも成功しなかったかを判定する（Ｓ４５）。Ｓ４５の判定は、Ｓ３８でＹＥＳとなったことがあったか否かに基づいて行われる。
一つでもＥＣＣ復号処理が成功したとき（Ｓ４５：ＮＯ）、処理は、Ｓ３１に戻り、上述した処理を再度実行する。
すなわち、ＲＳ復号の結果、ＥＣＣ復号ができたので、その新たに復号されたユーザデータに基づいて、再度、ＲＳ復号により、ＥＣＣ復号が成功するかが試される。反復訂正によりＥＣＣフレームが一つもＥＣＣ復号されない状態になるまで、Ｓ３１からＳ４３の処理が実行される。
一つもＥＣＣ復号処理が成功しなかったとき（Ｓ４５：ＹＥＳ）、処理は終了する。終了すると、復号処理が失敗したことを示すメッセージなどが、プロセッサ１２へ伝えられる。
図９は、上述したフレーム収集処理における回路（処理）間のデータフローを示す回路図である。ＥＣＣ回路１４において、不揮発性メモリ２から読み出された１つのユーザデータに対して、ＥＣＣ復号処理回路において、ＥＣＣ復号処理（Ｐ１）が実行される。
ＥＣＣ復号処理（Ｐ１）の後、ＥＣＣ復号したデータとメモリＭのＲＳシンドロームとからＲＳシンドローム生成を行い（Ｐ２）、生成したＲＳシンドロームはメモリＭに格納される（Ｐ３）。ＥＣＣ復号に成功しなかったＥＣＣフレームは、メモリＤに格納される（Ｐ５）。
図９において実線で示すように、ＥＣＣ復号処理後、ＲＳ復号処理回路において、ＥＣＣフレームデータとメモリＭのＲＳシンドロームとからＲＳシンドロームの生成が行われる。メモリＭのＲＳシンドロームは更新される。
図９において点線で示すように、ＥＣＣ復号処理回路においてＥＣＣ訂正が成功しなかったときは、ＥＣＣ訂正が失敗したＥＣＣフレームのデータは、メモリＤに書き込まれる。
図１０は、上述した反復訂正処理における回路（処理）間のデータフローを示す回路図である。図１０において実線で示すように、ＲＳ復号処理回路において、メモリＭのＲＳシンドロームを用いて、メモリＤのＥＣＣフレームに対するＲＳ復号によるデータ訂正が行われる（Ｐ１４）。
ＲＳ復号処理（Ｐ１４）の後、データ訂正を行ったＥＣＣフレームに対してＥＣＣ復号処理を実行する（Ｐ１１）。ＥＣＣ復号に成功したＥＣＣフレームとメモリＭのＲＳシンドロームとからシンドローム生成を行い（Ｐ１２）、生成したＲＳシンドロームはメモリＭに格納される（Ｐ１３）。また、ＥＣＣ復号に成功した場合、メモリＤのデータ更新を行う（Ｐ１５）。
図１０において点線で示すように、ＥＣＣ復号処理が成功した場合、ＲＳ復号処理回路において、ＥＣＣ訂正が成功したＥＣＣフレームデータとメモリＭのＲＳシンドロームとからＲＳシンドロームの生成が行われる。生成されたＲＳシンドロームにより、メモリＭのＲＳシンドロームは更新される。また、図１０において点線で示すように、ＥＣＣ復号処理が成功した場合は、メモリＤのデータの更新が行われる（ＥＣＣ復号に失敗したＥＣＣフレームデータの消去）。
以上の比較例の復号処理によれば、フレーム収集処理では、ビット（カラム）方向でＥＣＣ復号処理が行われる。ＥＣＣ復号したデータに対してＲＳ復号処理（シンドローム生成）を行い、プロセッサ１２は、ＲＳシンドロームを生成しメモリＭに格納する。また、ＥＣＣ復号訂正が失敗した場合、プロセッサ１２は、そのＥＣＣフレームのデータをメモリＤに格納する。以上の処理は、Ｎ個のＥＣＣフレームに対して行われる。
反復訂正処理では、プロセッサ１２は、フレーム収集処理でメモリＤに格納したＥＣＣ復号訂正不能フレームのデータと、メモリＭのＲＳシンドロームとからＲＳ復号処理（データ訂正）を行う。プロセッサ１２は、このＲＳ復号を行ったデータに対し、再度ＥＣＣ復号処理を行う。ＥＣＣ復号訂正が成功した場合、プロセッサ１２は、ＥＣＣ復号したデータをメモリＤに格納（上書き）すると共に、再度ＲＳ復号処理（シンドローム生成）を行い、メモリＭのＲＳシンドロームを更新（上書き）する。
この反復訂正で行うＲＳ復号処理（データ訂正）には、Ｎ個のＥＣＣフレームに対するＲＳシンドロームが必要である。このため、メモリＭに保持されているＲＳシンドロームは、ＥＣＣ復号訂正が成功したフレームとＥＣＣ復号訂正が失敗したフレームで生成されたシンドロームとなる。
そのため、上記の反復訂正後に、ＥＣＣ復号訂正ができなかったＥＣＣフレームに対して、別な判定レベルに基づくＥＣＣ復号をしようとしても、対象ＥＣＣフレームの全てを再度読み出さすためには時間が掛かるため、別な判定レベルに基づくＥＣＣ復号をすることはできない。
例えば、誤り訂正のレベルの設定を変更することによって、ＥＣＣ復号ができる可能性があっても、メモリＭに格納されているＲＳシンドロームは前の判定レベルに基づくデータであるため、別な判定レベルに基づくＥＣＣ復号には、メモリＭのＲＳシンドロームは使えない。
以上のように、判定レベルの設定を変更してＥＣＣ復号するためには、対象ＥＣＣフレームの全てを再度読み出して、新たなＲＳシンドロームを生成しなければならず、現実的ではない。
（実施形態）
本実施形態では、ＥＣＣ復号訂正ができなかったＥＣＣフレームに対して、別な判定レベルに基づくＥＣＣ復号を行うために、対象ＥＣＣフレームの全てを再度読み出して、ＲＳシンドロームを生成することなく、ＥＣＣ復号訂正ができなかったＥＣＣフレームに対して、別な判定レベルに基づくＥＣＣ復号を行うことができるようにしている。
図１１は、本実施形態に関わるメモリコントローラ１の誤り訂正回路１４ｂの構成図である。誤り訂正回路１４ｂは、ＥＣＣ復号処理回路３１及びＲＳ復号処理回路３２を有する。ＥＣＣ復号処理回路３１及びＲＳ復号処理回路３２の動作は、プロセッサ１２により制御される。
ＥＣＣ復号処理回路３１は、メモリインターフェイス１５からのユーザデータを受けて、ＥＣＣ復号処理を実行する。積符号フレームは、第１方向（横方向）及び第２方向（縦方向）に誤り訂正符号（ＥＣＣパリティ，ＲＳパリティ）が付加されたユーザデータ）を含む。ＥＣＣ復号処理回路３１は、積符号フレームの第１方向（横方向）のＥＣＣフレームデータに第１復号としてＥＣＣ復号を行う復号回路である。
ＲＳ復号処理回路３２は、積符号フレームの第２方向（縦方向）のＲＳフレームデータにＲＳ復号を行う復号回路である。ＲＳ復号処理回路３２は、メモリＤと、メモリＭ０と、メモリＭ１と、ＲＳシンドローム生成回路３３と、ＲＳデータ訂正回路３４とを含む。ＲＳシンドローム生成回路３３は、ＲＳシンドロームを算出して生成する。ＲＳデータ訂正回路３４は、ＲＳシンドロームを用いたデータ訂正を行う。
メモリＤは、ＥＣＣ復号のデータ訂正に失敗したＥＣＣフレームを格納する。すなわち、メモリＤは、ＥＣＣ復号処理回路３１においてＥＣＣ復号に失敗したＥＣＣフレームデータを復号訂正不能フレームデータとして格納する記憶領域である。
メモリＭ０は、反復訂正用のＲＳシンドロームを格納する記憶領域であり、上述した比較例のメモリＭに相当する。具体的には、メモリＭ０は、ＥＣＣ復号処理回路３１において、ＥＣＣ復号に成功した失敗したに関わりなく、ＥＣＣ復号されたＥＣＣフレームデータに対して、ＲＳ復号処理回路３２によりＲＳ復号を行うことにより生成されたシンドロームを格納する記憶領域である。
メモリＭ１は、ロールバック用のＲＳシンドロームを格納する。具体的には、メモリＭ１は、ＥＣＣ復号処理回路３１においてＥＣＣ復号に成功したＥＣＣフレームデータに対して生成されたシンドロームを格納する記憶領域である。
なお、ここでは、メモリＤ、Ｍ０、Ｍ１の各々は、ＳＲＡＭなどからなる専用メモリであるが、ＲＡＭ１１の一部の格納領域でもよい。
図１２は、本実施形態に関わる、不揮発性メモリ２に記憶されたユーザデータの積符号フレームの復号処理の全体の流れを示すフローチャートである。
復号処理は、まず、フレーム収集処理を行い（Ｓ５１）、その後、反復訂正処理が実行される（Ｓ５２）。フレーム収集処理は、復号訂正不能フレームデータを収集し、反復訂正処理は、フレーム収集処理において収集された復号訂正不能フレームデータにＲＳ復号を行う。反復訂正処理のあと、フレーム収集処理におけるＥＣＣ復号リトライが終了したかを判定し（Ｓ５３）、ＥＣＣ復号リトライが終了していなければ（Ｓ５３：ＮＯ）、処理は、Ｓ５１に戻る。ＥＣＣ復号リトライが終了したかは、所定の条件が満たされたか否かに基づいて判定される。所定の条件は、例えば、所定のリトライ回数を実行したか、所定の判定レベルのＥＣＣ復号が実行されたか、などである。ＥＣＣ復号リトライが終了すると（Ｓ５３：ＹＥＳ）、処理は、終了する。
図１３は、本実施形態に関わる、フレーム収集処理の流れの例を示すフローチャートである。図１４及び図１５は、本実施形態に関わる、反復訂正処理の流れの例を示すフローチャートである。図１３から図１５の処理において、図６から図８と同じ処理については、同じステップ番号を付して説明は、簡略にする。
メモリコントローラ１のプロセッサ１２は、ＥＣＣ対象である対象ＥＣＣフレームのフレーム番号を「０」に設定した後（Ｓ１１）、フレーム番号を「１」だけインクリメントする（Ｓ１２）。
プロセッサ１２は、対象ＥＣＣフレームのフレーム番号に基づき、対象ＥＣＣフレームは、ＥＣＣ復号が成功したフレームであるかを判定する（Ｓ６１）。
対象ＥＣＣフレームがＥＣＣ復号に成功したフレームであるとき（Ｓ６１：ＹＥＳ）、処理は、Ｓ２１に移行する。
対象ＥＣＣフレームがＥＣＣ復号に成功したフレームでないとき（Ｓ６１：ＮＯ）、プロセッサ１２は、設定されたフレーム番号の対象ＥＣＣフレームを読み出す（Ｓ１３）。Ｓ１３の後、プロセッサ１２は、誤り検出／訂正回路１４ｂに対してＥＣＣ復号処理を実行させる信号を与えることによって、ＥＣＣ復号処理を実行する（Ｓ１４）。
各対象ＥＣＣフレームの読み出しが最初に行われる初回時は、すべての対象ＥＣＣフレームがＥＣＣ復号に成功したフレームではないので、Ｓ６１でＮＯとなる。
Ｓ１４の後、プロセッサ１２は、設定されたフレーム番号の対象ＥＣＣフレームを読み出し（Ｓ１３）、ＥＣＣ復号処理をする（Ｓ１４）。
プロセッサ１２は、対象ＥＣＣフレームが正しく読み出されたか、あるいは対象ＥＣＣフレームに誤りがあったときには誤り検出／訂正回路１４ｂによるＥＣＣ訂正が成功したかを判定する（Ｓ１５）。
ＥＣＣ復号が成功しなかったとき（Ｓ１５：ＮＯ）、プロセッサ１２は、所定回数の読み出しリトライが終了したかを判定する（Ｓ１６）。所定回数の読み出しリトライが終了していないとき（Ｓ１６；ＮＯ）、処理は、Ｓ１３に戻り、Ｓ１３からＳ１５の処理が再度実行される。
所定回数の読み出しリトライが終了すると（Ｓ１６；ＹＥＳ）、プロセッサ１２は、ＥＣＣ訂正ができなかったＥＣＣフレームをメモリＤに書き込み、Ｓ１８以降の処理を実行する。
Ｓ１５でＥＣＣ訂正が成功したとき、プロセッサ１２は、ＲＳシンドロームを、メモリＭ１から読み出し（Ｓ６２）、ＲＳ復号処理のＲＳシンドローム生成を実行する（Ｓ６３）。プロセッサ１２は、復号に成功した対象ＥＣＣフレームを用いてＲＳシンドロームを算出してＳ６２で読み出したＲＳシンドロームに加算することによりＲＳシンドロームを生成（すなわち更新）する（Ｓ６３）。そして、プロセッサ１２は、Ｓ６３において生成されたシンドロームをメモリＭ１に書き込む（Ｓ６４）。
Ｓ１７でＥＣＣ訂正ができなかったＥＣＣフレームをメモリＤに書き込んだ後、及びＳ６４の後、ＲＳシンドロームを、メモリＭ０から読み出す（Ｓ１８）。
プロセッサ１２は、Ｓ１８の後、ＲＳ復号処理のＲＳシンドローム生成を実行する（Ｓ１９）。プロセッサ１２は、ＥＣＣ復号した対象ＥＣＣフレームを用いてＲＳシンドロームを算出してＳ１８で読み出したＲＳシンドロームに加算することによりＲＳシンドロームを生成（すなわち更新）する（Ｓ１９）。
プロセッサ１２は、Ｓ１９において生成されたシンドロームをメモリＭ０に書き込む（Ｓ２０）。
以上のように、フレーム収集処理では、プロセッサ１２は、ＥＣＣフレームデータに対してＥＣＣ復号を行い（Ｓ１４）、ＥＣＣ復号に成功したときは（Ｓ１５：ＹＥＳ）ＥＣＣ復号に成功したＥＣＣフレームデータに対してシンドロームを生成（Ｓ６３）してメモリＭ１に格納すると共に（Ｓ６４）、ＥＣＣ復号に成功したあるいは失敗したに関わりなくＥＣＣフレームデータに対して生成されたシンドロームをメモリＭ０に格納する（Ｓ２０）。
プロセッサ１２は、対象ＥＣＣフレーム番号が（Ｎ−１）になったかを判定する（Ｓ２１）。すなわち、Ｎ行全てのＥＣＣフレームについて、上述したＳ６１からＳ２０までの処理をしたかが判定される。
Ｎ行全てのＥＣＣフレームについてＳ６１からＳ２０の処理が行われていなければ、Ｓ１２に戻り、ＥＣＣフレーム番号がインクリメントされて、Ｓ６１以降の処理が実行される。
Ｎ行全てのＥＣＣフレームについてＳ６１からＳ２０の処理が行われると、プロセッサ１２は、図１４及び図１５の反復訂正処理を実行する。
以上のようにして、図１３の処理が終了すると、ＥＣＣ復号によるデータ訂正ができなかったＥＣＣフレーム情報が、メモリＤに書き込まれる。また、メモリＭ０には、全対象ＥＣＣフレームについてのＲＳシンドロームが格納されている。
さらに、メモリＭ１には、ＥＣＣ訂正が成功した対象ＥＣＣフレームについてのＲＳシンドロームが格納されている。各対象ＥＣＣフレームの読み出しが最初に行われる初回時は、その初回時において、ＥＣＣ訂正が成功した対象ＥＣＣフレームについてのＲＳシンドロームがメモリＭ１に格納されている。
図１４及び図１５の反復訂正処理において、プロセッサ１２は、対象ＥＣＣフレームのフレーム番号を「０」に設定し（Ｓ３１）、フレーム番号を「１」だけインクリメントする（Ｓ３２）。
プロセッサ１２は、Ｓ１５の判定結果データに基づいて、対象ＥＣＣフレームがＥＣＣ復号に成功したフレームであるかを判定する（Ｓ３３）。
対象ＥＣＣフレームがＥＣＣ復号できたすなわちＥＣＣ復号に成功したフレームであるときは、Ｓ４３に進み、対象ＥＣＣフレームがＥＣＣ復号できなかったフレームであるときは、Ｓ３４からＳ４２の処理が実行される。
対象ＥＣＣフレームがＥＣＣ復号できなかったすなわちＥＣＣ復号に成功しなかったフレームであるときは（Ｓ３３：ＮＯ）、プロセッサ１２は、その対象ＥＣＣフレームのＥＣＣフレームをメモリＤから読み出し（Ｓ３４）、ＲＳシンドロームをメモリＭ０から読み出す（Ｓ３５）。
プロセッサ１２は、ユーザデータに対して、Ｓ３５で読み出したＲＳシンドロームを用いて、Ｓ３５で読み出した対象ＥＣＣフレームに対するＲＳ復号処理、すなわちデータ訂正処理を行う（Ｓ３６）。Ｓ３６により、Ｓ３４で読み出した対象ＥＣＣフレームに対する訂正がされているかもしれないので、対象ＥＣＣフレームに対してＥＣＣ復号処理を実行する（Ｓ３７）。
Ｓ３７の後、プロセッサ１２は、誤り検出／訂正回路１４ｂによるＥＣＣ復号処理の結果、対象ＥＣＣフレームに対してのＥＣＣ復号が成功したかを判定する（Ｓ３８）。プロセッサ１２は、Ｓ３８の判定結果データを、ＲＡＭ１１中の所定の記憶領域（あるいは所定レジスタ）に書き込むすなわち更新する。
対象ＥＣＣフレームに対するＥＣＣ復号が成功したとき（Ｓ３８：ＹＥＳ）、プロセッサ１２は、対象ＥＣＣフレームをメモリＤに書き込む（Ｓ３９）。プロセッサ１２は、Ｓ３８でＥＣＣ復号が成功したとき、復号された対象ＥＣＣフレームをメモリＤに書き込んだ後（すなわち復号された対象ＥＣＣフレームデータをメモリＤから消去した後）、メモリＭ１からＲＳシンドロームを読み出す（Ｓ６５）。
プロセッサ１２は、Ｓ６５の後、復号に成功した対象ＥＣＣフレームとメモリＭ１のＲＳシンドロームからＲＳシンドローム生成する。そして、プロセッサ１２は、Ｓ６６において生成されたシンドロームをメモリＭ１に書き込む（すなわち更新する）（Ｓ６７）。
Ｓ６７の後、プロセッサ１２は、ＲＳシンドロームを、メモリＭ０から読み出す（Ｓ４０）。
プロセッサ１２は、Ｓ４０の後、復号に成功した対象ＥＣＣフレームとメモリＭ０のＲＳシンドロームからＲＳシンドロームを生成する。
プロセッサ１２は、Ｓ４１において生成されたシンドロームをメモリＭ０に書き込む（すなわち更新する）（Ｓ４２）。
プロセッサ１２は、Ｓ３３でＹＥＳのとき、Ｓ４２の後、あるいはＳ３８でＮＯとき、ＥＣＣフレーム番号が（Ｎ−１）になったかを判定する（Ｓ４３）。すなわち、Ｎ行全てのＥＣＣフレームについて、上述したＳ３３からＳ４２までの処理をしたかが判定される。
Ｎ行全てのＥＣＣフレームについてＳ３３からＳ４２の処理が行われていなければ、Ｓ３２に戻り、対象ＥＣＣフレーム番号がインクリメントされて、Ｓ３３以降の処理が実行される。
以上のように、反復訂正処理では、プロセッサ１２は、復号訂正不能フレームデータに対してメモリＭ０のシンドロームを用いてＲＳ復号によるデータ訂正を行い（Ｓ３６）、データ訂正により訂正された復号訂正不能フレームデータに対してＥＣＣ復号を行い（Ｓ３７）、復号訂正不能フレームデータに対するＥＣＣ復号が成功したときは（Ｓ３８：ＹＥＳ）、メモリＤの復号訂正不能フレームデータを更新（削除）すると共に（Ｓ３９）、復号訂正不能フレームデータに対するシンドローム生成を行い（Ｓ６６）、メモリＭ０及びメモリＭ１を更新する（Ｓ６７）。
Ｓ４３でＹＥＳのとき、すなわち、Ｎ行全てのＥＣＣフレームについてＳ３３からＳ４２の処理が行われたときは、プロセッサ１２は、全ＥＣＣフレームについてＥＣＣ復号が成功したかを判定する（Ｓ４４）。Ｓ４４の判定は、上述したようなＲＡＭ１１中の所定の記憶領域（あるいは所定レジスタ）を参照することによって、判定する。
全ＥＣＣフレームについてＥＣＣ復号が成功したとき（Ｓ４４：ＹＥＳ）、復号処理は終了する。
全ＥＣＣフレームについてＥＣＣ復号が成功しなかったとき（Ｓ４４：ＮＯ）、プロセッサ１２は、上述したＳ３１からＳ４３の反復訂正処理において、ＥＣＣ復号が一つも成功しなかったかを判定する（Ｓ４５）。Ｓ４５の判定は、Ｓ３８でＹＥＳとなったことがあったか否かに基づいて行われる。
一つでもＥＣＣ復号処理が成功したとき（Ｓ４５：ＮＯ）、処理は、Ｓ３１に戻り、上述した処理を再度実行する。すなわち、ＲＳ復号の結果、ＥＣＣ復号ができたので、その新たに復号されたユーザデータに基づいて、再度、ＲＳ復号により、ＥＣＣ復号が成功するかが試される。最終的に、反復訂正によりＥＣＣフレームが一つもＥＣＣ復号されない状態になるまで、Ｓ３１からＳ４３の処理が実行される。
一つもＥＣＣ復号処理が成功しなかったとき（Ｓ４５：ＹＥＳ）、プロセッサ１２は、フレーム収集処理におけるＥＣＣ復号処理のリトライが終了したかを判定する（Ｓ６８）。このＳ６８の判定処理は、図１２のＳ５３の処理に対応する。
ＥＣＣ復号処理のリトライが終了と、判定されると（Ｓ６８：ＹＥＳ）、処理は終了する。終了すると、復号処理が失敗したことを示すメッセージなどが、プロセッサ１２へ伝えられる。
ＥＣＣ復号処理のリトライが終了しないとき（Ｓ６８：ＮＯ）、プロセッサ１２は、メモリＭ１のＲＳシンドロームを、メモリＭ０にコピーする（Ｓ６９）。すなわち、プロセッサ１２は、反復訂正処理後にフレーム収集処理を行うとき、メモリＭ１のデータをメモリＭ０にコピーする。
Ｓ６９の後、処理は、図１３のＳ１１に戻る。
反復訂正処理の後に、フレーム収集処理に戻り、再度ＥＣＣ訂正が行われるが、２回目以降のＥＣＣ復号処理では、前回のＥＣＣ復号処理とは異なる処理、例えば別の判定レベルに基づくＥＣＣ復号が実行される。
例えば、１回目のフレーム収集処理では、ＬＤＰＣ符号における６０ビット訂正の判定レベルが用いられ、２回目のフレーム収集処理においては、ＥＣＣ訂正能力を高めるために、ＬＤＰＣ符号の１２０ビット訂正の判定レベルが用いられる。
図１６は、本実施形態に関わる、フレーム収集処理における複数の処理（処理）間のデータフローを示す回路図である。ＥＣＣ回路１４において、不揮発性メモリ２から読み出された１つのユーザデータに対して、ＥＣＣ復号処理回路において、ＥＣＣ復号処理が実行される（Ｐ２１）。
ＥＣＣ復号処理（Ｐ２１）の後に、ＲＳシンドロームの生成処理（Ｐ２２）が実行され（Ｐ２２）、生成されたＲＳシンドロームは、メモリＭ０に格納される（Ｐ２３）。また、ＥＣＣ復号が成功しなかったＥＣＣフレームは、メモリＤに格納される（Ｐ２５）。
ＥＣＣ復号が成功したＥＣＣフレームについては、ロールバック用のＲＳシンドロームの生成が行われ（Ｐ２６）、生成したＲＳシンドロームは、メモリＭ１に格納される（Ｐ２７）。
図１６において実線で示すように、ＥＣＣ復号処理後、ＲＳ復号処理回路において、ＥＣＣ訂正が成功したデータとメモリＭ０のＲＳシンドロームとからＲＳシンドロームの生成が行われる（Ｐ２２）。生成されたＲＳシンドロームは、メモリＭ０に格納される（Ｐ２３）。
図１６において点線で示すように、ＥＣＣ復号処理回路においてＥＣＣ訂正が成功しなかったときは、ＥＣＣ訂正が失敗したＥＣＣフレームのデータは、メモリＤに書き込まれる。
図１６において一点鎖線で示すように、ＥＣＣ復号が成功したときは、ＥＣＣ復号したデータとメモリＭ１のシンドロームから、シンドローム生成が行われ、メモリＭ１に格納される。
メモリＭ０に保持されるＲＳシンドロームは演算用であり、メモリＭ１に保持されるＲＳシンドロームは、ロールバック用である。ロールバック用ＲＳシンドロームは、ＥＣＣ復号が成功したＥＣＣフレームのデータに対してのみ生成され、メモリＭ１に保持される。
フレーム収集処理では、メモリＭ０に加えＥＣＣ復号訂正が成功した場合、メモリＭ１のロールバック用ＲＳシンドロームは更新される。なお、メモリＭ０の演算用ＲＳシンドロームは、上述した比較例と同様に、ＥＣＣ復号の成功／失敗に関係なく、常に更新される。
図１７は、本実施形態に関わる、反復訂正処理における回路（処理）間のデータフローを示す回路図である。図１７において実線で示すように、ＲＳ復号処理回路において、メモリＭ０のＲＳシンドロームを用いて、メモリＤのＥＣＣフレームに対するデータ訂正が行われる（Ｐ３４）。ＲＳ復号処理回路におけるデータ訂正が行われた対象ＥＣＣフレームに対して、ＥＣＣ復号処理が実行される（Ｐ３１）。
ＥＣＣ復号処理（Ｐ３１）の後、ＥＣＣ復号したデータと、メモリＭ０のＲＳシンドロームとから演算用のＲＳシンドロームが生成され（Ｐ３２）、生成されたＲＳシンドロームは、メモリＭ０に格納される（Ｐ３３）。また、ＥＣＣ復号が成功しなかったＥＣＣフレームは、メモリＤに格納される（Ｐ３５）。
図１７において点線で示すように、ＥＣＣ復号処理が成功した場合、ＲＳ復号処理回路において、ＥＣＣ訂正が成功したデータとメモリＭ０のＲＳシンドロームとからＲＳシンドロームの生成が行われる（Ｐ３２）。生成されたＲＳシンドロームは、メモリＭ０に格納される。
また、図１７において一点鎖線で示すように、ＥＣＣ復号処理が成功した場合は、ＥＣＣ復号に成功したデータと、メモリＭ１のＲＳシンドロームとからＲＳシンドロームを生成し（Ｐ３６）、生成したＲＳシンドロームはメモリＭ１に格納される。反復訂正において１つも成功しないときは、フレーム収集のリトライのために、メモリＭ１のＲＳシンドロームは、メモリＭ０にコピーされる。
反復訂正では、メモリＭ０の演算用ＲＳシンドロームが使用され、ＲＳ復号処理（ＲＳ訂正）およびＥＣＣ復号処理が行われる。ＥＣＣ復号訂正が成功した場合、メモリＭ１のロールバック用ＲＳシンドロームの更新も行われる。
反復訂正終了後、再度フレーム収集を行う際は、メモリＭ１のロールバック用ＲＳシンドロームを、メモリＭ０にコピーすることで、演算用ＲＳシンドロームをロールバックし再度フレーム収集を行うことができる。これにより、フレーム収集および反復訂正を繰り返し行うことができ、積符号の復号処理における訂正能力を向上することができる。
従って、本実施形態によれば、対象ＥＣＣフレームの全てを再度読み出すことなく、別な判定レベルに基づくＥＣＣ復号をすることができ、結果として、さらに高い誤り訂正能力を有する半導体装置及び半導体記憶装置を提供することができる。
（第２の実施形態）
第１の実施形態では、復号処理を行うときの２つのＲＳシンドロームを保持して、繰り返しＥＣＣ復号処理を行うが、第２の実施形態では、ＥＣＣ復号訂正に失敗したＥＣＣフレームのＲＳシンドロームを求め、演算用のＲＳシンドロームから減算することで、ロールバック用のＲＳシンドロームを保持することなく繰り返しＥＣＣ復号処理を行い、回路規模を縮小させて実装可能とする。
第２の実施形態の半導体記憶装置は、第１の実施形態と略同じ構成を有するため、同じ構成要素については同じ符号を用いて説明は省略し、異なる構成要素についてのみ説明する。
図１８は、本実施形態のメモリコントローラ１Ａの誤り訂正回路１４ｂの構成図である。メモリコントローラ１Ａは、図１１のメモリコントローラ１のメモリＭ１がないこと以外は、図１１のメモリコントローラ１と同じ構成を有する。
本実施形態における、不揮発性メモリ２に記憶されたユーザデータの積符号フレームの復号処理の全体の流れは、図１２に示す流れと同じである。
はじめに、本実施形態におけるフレーム収集処理について説明する。
図１９は、本実施形態に関わる、フレーム収集処理の流れの例を示すフローチャートである。図２０及び図２１は、本実施形態に関わる、反復訂正処理の流れの例を示すフローチャートである。図１９から図２１の処理において、図６から図８及び図１３から図１５と同じ処理については、同じステップ番号を付して説明は、簡略にする。
図１９は、図１３におけるＳ６２からＳ６４の処理がないことが、第１の実施形態とは異なる。本実施形態のフレーム収集処理では、プロセッサ１２は、ＥＣＣフレームデータに対してＥＣＣ復号を行い（Ｓ１４）、ＥＣＣ復号に成功したあるいは失敗したに関わりなくＥＣＣフレームデータに対して生成されたシンドロームをメモリＭ０に格納する（Ｓ２０）。
すなわち、フレーム収集処理では、メモリＭ０に対する演算用のＲＳシンドロームの保持及び更新のみが行われ、第１の実施形態で行っていたＥＣＣ復号訂正が成功した場合の、メモリＭ１に対するロールバック用のＲＳシンドロームの保持及び更新は行われない。なお、メモリＭ０に対する演算用のＲＳシンドロームは、第１の実施形態と同様に、ＥＣＣ復号の成功／失敗に関係なく、常に更新される。
図２０は、図１４におけるＳ６５からＳ６７の処理がないことが、第１の実施形態とは異なり、図２１は、図１５におけるＳ６９に代えて、Ｓ７１とＳ７２の処理が実行されることが、第１の実施形態とは異なる。
本実施形態の反復訂正処理では、プロセッサ１２は、復号訂正不能フレームデータに対してメモリＭ０のシンドロームを用いてＲＳ復号によるデータ訂正を行い（Ｓ３６）、データ訂正により訂正された復号訂正不能フレームデータに対してＥＣＣ復号を行い（Ｓ３７）、復号訂正不能フレームデータに対するＥＣＣ復号が成功したときは（Ｓ３８：ＹＥＳ）、メモリＤの復号訂正不能フレームデータを更新（削除）すると共に（Ｓ３９）、復号訂正不能フレームデータに対するシンドローム生成を行い（Ｓ４１）、メモリＭ０を更新する。
具体的には、反復訂正処理では、メモリＭ０の演算用のＲＳシンドロームを用いて、ＲＳ復号処理のＲＳ訂正およびＥＣＣ復号処理が行われる。そして、反復訂正終了後、再度フレーム収集を行う際は（Ｓ４６：ＮＯ）、プロセッサ１２は、ＥＣＣ復号訂正に失敗したフレームからＲＳシンドロームを求め、求めたＲＳシンドロームを、メモリＭ０の演算用のＲＳシンドロームから減算することで（Ｓ７１）、メモリＭ０の演算用のＲＳシンドロームを更新し（Ｓ７２）、メモリＭ０のＲＳシンドロームの状態をＥＣＣ復号訂正が成功したフレームのみの状態にロールバックする。
すなわち、プロセッサ１２は、反復訂正処理後にフレーム収集処理を行うとき、ＥＣＣ復号が失敗した復号訂正不能フレームデータに対して生成されたシンドロームをメモリＭ０に格納されたシンドロームから減算してメモリＭ０を更新する。
図２２は、本実施形態に関わる、フレーム収集処理における回路（処理）間のデータフローを示す回路図である。
図２２において実線で示すように、ＥＣＣ復号処理（Ｐ２１）後、ＲＳ復号処理回路において、ＥＣＣ訂正が成功したデータとメモリＭ０のＲＳシンドロームとからＲＳシンドロームの生成が行われる（Ｐ２２）。生成されたＲＳシンドロームは、メモリＭ０に格納される（Ｐ２３）。
図２２において点線で示すように、ＥＣＣ復号処理回路においてＥＣＣ訂正が成功しなかったときは、ＥＣＣ訂正が失敗したＥＣＣフレームのデータは、メモリＤに書き込まれる（Ｐ２５）。
図２３は、本実施形態に関わる、反復訂正処理における回路（処理）間のデータフローを示す回路図である。図２３において実線で示すように、ＲＳ復号処理回路において、メモリＭ０のＲＳシンドロームを用いて、メモリＤのＥＣＣフレームに対するデータ訂正が行われる（Ｐ３４）。ＲＳ復号処理回路におけるデータ訂正が行われた対象ＥＣＣフレームに対して、ＥＣＣ復号処理が実行される（Ｐ３１）。
ＥＣＣ復号処理（Ｐ３１）の後、ＥＣＣ復号したデータと、メモリＭ０のＲＳシンドロームとから演算用のＲＳシンドロームが生成され（Ｐ３２）、生成されたＲＳシンドロームは、メモリＭ０に格納される（Ｐ３３）。また、ＥＣＣ復号が成功しなかったＥＣＣフレームは、メモリＤに格納される（Ｐ３５）。
図２３において点線で示すように、ＥＣＣ復号処理が成功した場合、ＲＳ復号処理回路において、ＥＣＣ訂正が成功したデータとメモリＭ０のＲＳシンドロームとからＲＳシンドロームの生成が行われる（Ｐ３２）。生成されたＲＳシンドロームは、メモリＭ０に格納される。
そして、プロセッサ１２は、ＥＣＣ復号に失敗したＥＣＣフレームから算出したＲＳシンドロームを、演算用のＲＳシンドロームから減算し（Ｐ４１）、メモリＭ０の演算用のＲＳシンドロームを更新する（Ｐ４２）。その後、フレーム収集処理が再度実行される。
以上のように、本実施形態では、ＥＣＣ復号訂正に失敗したフレームのＲＳシンドロームを求め、演算用のＲＳシンドロームから減算してＲＳシンドロームの状態をロールバックすることで、反復訂正後に再度フレーム収集を可能としている。
第１の実施形態に比べて、本実施形態によれば、ＥＣＣ訂正が成功した対象ＥＣＣフレームについてのＲＳシンドロームが格納するためのメモリＭ１が不要となり、半導体装置の回路規模を小さくすることができる。
従って、本実施形態によれば、第１の実施形態における、ロールバック用のＲＳシンドロームを格納するメモリＭ１を必要とせずにフレーム収集および反復訂正を繰り返し行って、誤り訂正能力を高めた半導体装置及び半導体記憶装置を実現することができる。
以上のように上述した各実施形態によれば、誤り訂正能力を高めた半導体装置及び半導体記憶装置を提供することができる。
特に、上述した各実施形態によれば、反復訂正後に再度フレーム収集処理を行うことができるので、より誤り訂正ができる可能性が高まる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１Ａ メモリコントローラ、２ 不揮発性メモリ、１２ プロセッサ、１３ ホストインターフェイス、１４ ＥＣＣ回路、１４ａ 誤り符号生成回路、１４ｂ 訂正回路、１５ メモリインターフェイス、１６ 内部バス、２１ Ｉ／Ｏインターフェイス、２２ 制御部、２３ メモリセルアレイ、２４ センスアンプ回路、２５ ワード線ドライバ、３１ ＥＣＣ復号処理回路、３２ ＲＳ復号処理回路、３３ ＲＳシンドローム生成回路、３４ ＲＳデータ訂正回路。

Claims (14)

  1. 積符号フレームの第１方向の第１フレームデータに第１復号を行う第１復号回路と、
    前記積符号フレームの第２方向の第２フレームデータに第２復号を行う第２復号回路と、
    前記第１復号回路において復号された前記第１フレームデータに対して生成されたシンドロームを格納する第１記憶領域と、
    前記第１復号回路において前記第１復号に成功した前記第１フレームデータに対して生成された前記シンドロームを格納する第２記憶領域と、
    前記第１復号において前記第１復号に失敗した前記第１フレームデータを復号訂正不能フレームデータとして格納する第３記憶領域と、
    を有し、
    前記復号訂正不能フレームデータを収集するフレーム収集処理と、前記フレーム収集処理において収集された前記復号訂正不能フレームデータに前記第２復号を行う反復訂正処理を実行し、
    前記フレーム収集処理では、前記第１フレームデータに対して前記第１復号を行い、前記第１復号に成功したときは前記第１復号に成功した前記第１フレームデータに対して前記シンドロームを生成して前記第２記憶領域に格納すると共に、前記第１復号に成功したあるいは失敗したに関わりなく前記第１フレームデータに対して生成された前記シンドロームを前記第１記憶領域に格納し、
    前記反復訂正処理では、前記復号訂正不能フレームデータに対して前記第１記憶領域の前記シンドロームを用いて前記第２復号によるデータ訂正を行い、前記データ訂正により訂正された前記復号訂正不能フレームデータに対して前記第１復号を行い、前記復号訂正不能フレームデータに対する前記第１復号が成功したときは、前記第３記憶領域の前記復号訂正不能フレームデータを更新すると共に、前記復号訂正不能フレームデータに対する前記シンドローム生成を行い前記第１記憶領域及び前記第２記憶領域を更新し、
    前記反復訂正処理後に前記フレーム収集処理を行うとき、前記第２記憶領域のデータを前記第１記憶領域にコピーする、
    半導体装置。
  2. 前記第１復号は、ビット単位で誤り訂正を行い、
    前記第２復号は、シンボル単位で誤り訂正を行う、
    請求項１に記載の半導体装置。
  3. 前記第１復号は、前記ビット単位で誤り訂正を行うＬＤＰＣ復号である、請求項２に記載の半導体装置。
  4. 前記第２復号は、前記シンボル単位で誤り訂正を行うリード・ソロモン符号である、請求項２に記載の半導体装置。
  5. 前記第１記憶領域及び前記第２記憶領域に格納される前記シンドロームは、前記リード・ソロモン復号のシンドロームである、請求項４に記載の半導体装置。
  6. 前記積符号フレームが記憶された記憶装置からのデータを読み出すためのインターフェイス回路をさらに有し、
    前記第１復号回路及び前記第２復号回路は、それぞれ前記インターフェイス回路を介して前記記憶装置から読み出された前記積符号フレームに対して前記第１復号及び前記第２復号を行う、請求項１に記載の半導体装置。
  7. 請求項６に記載の半導体装置と、請求項６に記載の前記記憶装置とを含む、半導体記憶装置。
  8. 積符号フレームの第１方向の第１フレームデータに第１復号を行う第１復号回路と、
    前記積符号フレームの第２方向の第２フレームデータに第２復号を行う第２復号回路と、
    前記第１復号回路において復号された前記第１フレームデータに対して生成されたシンドロームを格納する第１記憶領域と、
    前記第１復号において前記第１復号に失敗した前記第１フレームデータを復号訂正不能フレームデータとして格納する第３記憶領域と、
    を有し、
    前記復号訂正不能フレームデータを収集するフレーム収集処理と、前記フレーム収集処理において収集された前記復号訂正不能フレームデータに前記第２復号を行う反復訂正処理を実行し、
    前記フレーム収集処理では、前記第１フレームデータに対して前記第１復号を行い、前記第１復号に成功したあるいは失敗したに関わりなく前記第１フレームデータに対して生成された前記シンドロームを前記第１記憶領域に格納し、
    前記反復訂正処理では、前記復号訂正不能フレームデータに対して前記第１記憶領域の前記シンドロームを用いて前記第２復号によるデータ訂正を行い、前記データ訂正により訂正された前記復号訂正不能フレームデータに対して前記第１復号を行い、前記復号訂正不能フレームデータに対する前記第１復号が成功したときは、前記第３記憶領域の前記復号訂正不能フレームデータを更新すると共に、前記復号訂正不能フレームデータに対する前記シンドローム生成を行い、前記第１記憶領域を更新し、
    前記反復訂正処理後に前記フレーム収集処理を行うとき、前記第１復号が失敗した前記復号訂正不能フレームデータに対して生成されたシンドロームを前記第１記憶領域に格納された前記シンドロームから減算して前記第１記憶領域を更新する、
    半導体装置。
  9. 前記第１復号は、ビット単位で誤り訂正を行い、
    前記第２復号は、シンボル単位で誤り訂正を行う、
    請求項８に記載の半導体装置。
  10. 前記第１復号は、前記ビット単位で誤り訂正を行うＬＤＰＣ復号である、請求項９に記載の半導体装置。
  11. 前記第２復号は、前記シンボル単位で誤り訂正を行うリード・ソロモン符号である、請求項９に記載の半導体装置。
  12. 前記第１記憶領域に格納される前記シンドロームは、前記リード・ソロモン復号のシンドロームである、請求項１１に記載の半導体装置。
  13. 前記積符号フレームが記憶された記憶装置からのデータを読み出すためのインターフェイス回路をさらに有し、
    前記第１復号回路及び前記第２復号回路は、それぞれ前記インターフェイス回路を介して前記記憶装置から読み出された前記積符号フレームに対して前記第１復号及び前記第２復号を行う、請求項８に記載の半導体装置。
  14. 請求項１３に記載の半導体装置と、請求項１３に記載の前記記憶装置とを含む、半導体記憶装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI807542B (zh) * 2021-12-17 2023-07-01 華邦電子股份有限公司 記憶體系統

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7600177B2 (en) 2005-02-08 2009-10-06 Lsi Corporation Delta syndrome based iterative Reed-Solomon product code decoder
JP4598711B2 (ja) 2006-03-30 2010-12-15 富士通株式会社 誤り訂正装置
CN101174839A (zh) * 2006-10-30 2008-05-07 富士通株式会社 编码装置、解码装置、编码/解码装置及记录/再现装置
JP2010152960A (ja) 2008-12-24 2010-07-08 Toshiba Storage Device Corp エラー訂正回路及び記憶装置
JP2011065599A (ja) * 2009-09-18 2011-03-31 Toshiba Corp メモリシステムおよびメモリシステムの制御方法
JP5039160B2 (ja) * 2010-03-02 2012-10-03 株式会社東芝 不揮発性半導体記憶システム
CN101848051B (zh) * 2010-05-19 2015-04-01 中兴通讯股份有限公司 一种设备之间进行时钟同步的方法和装置
US8924827B2 (en) * 2012-10-31 2014-12-30 Wipro Limited Methods and systems for minimizing decoding delay in distributed video coding
KR20160073834A (ko) * 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템 동작 방법
JP2016126813A (ja) * 2015-01-08 2016-07-11 マイクロン テクノロジー， インク． 半導体装置
US9792176B2 (en) * 2015-11-13 2017-10-17 Samsung Electronics Co., Ltd. Method and apparatus for encoding and decoding data in memory system
US10063258B2 (en) * 2016-03-04 2018-08-28 Sandisk Technologies Llc Method and data storage device to estimate a number of errors using convolutional low-density parity-check coding
US10116333B2 (en) * 2016-07-29 2018-10-30 Sandisk Technologies Llc Decoder with parallel decoding paths
US10498362B2 (en) * 2016-12-19 2019-12-03 Kabushiki Kaisha Toshiba Low power error correcting code (ECC) system
CN109412746B (zh) * 2017-08-15 2021-01-05 深圳市海思半导体有限公司 数据处理的方法和相关装置
KR102415974B1 (ko) * 2017-12-14 2022-07-04 삼성전자주식회사 에러 정정 장치, 에러 정정 장치의 동작 방법, 그리고 에러 정정 장치를 포함하는 제어기
JP2019109806A (ja) * 2017-12-20 2019-07-04 ルネサスエレクトロニクス株式会社 データ処理装置及びデータ処理方法
KR102475805B1 (ko) * 2018-08-20 2022-12-09 에스케이하이닉스 주식회사 디코더, 그것의 동작 방법 및 메모리 시스템
JP2020046823A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 メモリシステム
JP2020195007A (ja) * 2019-05-24 2020-12-03 キオクシア株式会社 メモリシステム

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