JP2022023584A - メモリシステム及び制御方法 - Google Patents

Abstract

【課題】メモリ領域を有効利用できる。【解決手段】メモリシステムは、不揮発メモリと、不揮発メモリに対するデータの書き込み、読出し及び消去を制御するコントローラと、を備える。不揮発メモリは、複数のメモリセルを有し、データの書き込み及び読出しの単位であるページと、複数のページを有するブロックと、を含む。コントローラは、複数のブロックを含む第１ブロック群と、複数の第１ブロック群を含む第２ブロック群と、を管理する。第２ブロック群内で発生したエラーを第２ブロック群内の複数の第１ブロック群間のデータで訂正するための第１パリティと、第１ブロック群内で発生したエラーを第１ブロック群内のデータで訂正するための第２パリティと、を生成する。【選択図】図５

Description

本発明の一実施形態は、メモリシステム及び制御方法に関する。

ＮＡＮＤ型フラッシュメモリを用いたＳＳＤ（Solid State Drive）等のメモリシステムでは、ページ単位で読み書きが行われ、ページよりも大きいサイズであるブロック単位で消去が行われる。メモリシステムではＮＡＮＤ型フラッシュメモリの記憶領域を有効利用するために、ガベージコレクションと呼ばれる処理が行われる。ガベージコレクションは、複数のブロック内に格納されている有効データを、１以上のより少数の空き状態のブロックにコピーする動作を含む。ガベージコレクションは、複数のブロックを単位として行われることが多い。ガベージコレクションは、コンパクションとも呼ばれることがある。

しかしながら、ガベージコレクションの対象となる複数のブロック内の有効データをコピーするには、ＮＡＮＤ型フラッシュメモリ内に、対象となる複数のブロックと同サイズ程度の空き状態の記憶領域が必要である。ガベージコレクションのために、ＮＡＮＤ型フラッシュメモリの記憶領域をユーザデータ用に利用できないことが発生しうる。

米国特許公報９，０２６，８９３ 米国特許公報１０，１２７，９９７ 米国特許公開公報２０１９／０１７３４９２

そこで、本発明の一実施形態では、メモリの記憶領域を有効利用できるメモリシステム及び制御方法を提供するものである。

上記の課題を解決するために、本発明の一実施形態によれば、不揮発メモリと、
前記不揮発メモリに対するデータの書き込み、読出し及び消去を制御するコントローラと、を備え、
前記不揮発メモリは、
複数のメモリセルを有し、データの書き込み及び読出しの単位であるページと、
複数のページを有するブロックと、を含み、
前記コントローラは、
複数のブロックを含む第１ブロック群と、複数の第１ブロック群を含む第２ブロック群と、を管理し、
前記第２ブロック群内で発生したエラーを前記第２ブロック群内の前記複数の第１ブロック群間のデータで訂正するための第１パリティと、前記第１ブロック群内で発生したエラーを前記第１ブロック群内のデータで訂正するための第２パリティと、を生成する、メモリシステムが提供される。

一実施形態によるメモリシステムの概略構成を示すブロック図。 メモリセルアレイの具体的な構成の一例を示す図。 一つの物理ブロックの回路構成の一例を示す回路図。 メディアブロックを構成するチップ構成の一例を示す図。 本実施形態によるスーパーブロック内のパリティの配置場所を示す図。 スーパーブロック内のパリティ生成手順の一例を示すフローチャート。 第３パリティの計算の処理動作を説明する図。 第２パリティの計算の処理動作を説明する図。

以下、図面を参照して、メモリシステムの実施形態について説明する。以下では、メモリシステムの構成部分を中心に説明するが、メモリシステムには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

図１は一実施形態によるメモリシステム１の概略構成を示すブロック図である。図１のメモリシステム１は、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリと称する）２を用いたＳＳＤの構成を示している。なお、図１のメモリシステム１は、ＳＳＤ以外の種々のシステム、例えばＳＤカード、ＵＳＢ（Universal Serial Bus）メモリ、ＵＦＳ（Universal Flash Storage）、ＭＭＣ（Multi Media Card）等にも適用可能である。

図１のメモリシステム１は、ＮＡＮＤメモリ２と、コントローラ３とを備えている。ＮＡＮＤメモリ２の具体的な構成については後述する。

コントローラ３は、ＮＡＮＤバス４によってＮＡＮＤメモリ２に接続され、ＮＡＮＤメモリ２を制御する。コントローラ３は、ホストバス５によってホスト機器６に接続されうる。コントローラ３は、ホストバス５を介してホスト機器６から受信した命令に応答して、ＮＡＮＤバス４を介してＮＡＮＤメモリ２にアクセスする。ホスト機器６は、例えばパーソナルコンピュータ又はサーバ等の電子機器である。ホストバス５は、例えばＰＣＩｅ（登録商標）、ＵＦＳ、Ethernet（登録商標）などのインタフェース規格に従ったバスである。ＮＡＮＤバス４は、Toggle IFなどのインタフェース規格に従ったバスである。すなわち、コントローラ３は、ホスト機器６及びＮＡＮＤメモリ２との間で、それぞれのインタフェース規格に準じて信号の送受信を行う。

コントローラ３は、ホストインタフェース回路（ホスト Ｉ／Ｆ）１１、内蔵メモリ（ＲＡＭ）１２、プロセッサ（ＣＰＵ）１３、バッファメモリ１４、ＮＡＮＤインタフェース回路（ＮＡＮＤ Ｉ／Ｆ）１５、及びＥＣＣ（Error Checking and Correcting）回路１６を備えている。

ホストインタフェース回路１１は、ホストバス５を介してホスト機器６と接続され、ホスト機器６から受信した命令及びデータを、それぞれＣＰＵ１３及びバッファメモリ１４に転送する。またホストインタフェース回路１１は、ＣＰＵ１３の命令に応答して、バッファメモリ１４内のデータをホスト機器６へ転送する。

ＣＰＵ１３は、コントローラ３の動作を制御する。例えばＣＰＵ１３は、ホスト機器６から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路１５に対して書き込み命令を発行する。ＣＰＵ１３は、読み出し及び消去の際には、それぞれに応答して、ＮＡＮＤインタフェース回路１５に対して読み出し命令及び消去命令を発行する。またＣＰＵ１３は、ＮＡＮＤメモリ２を管理するための様々な処理を実行する。この様々な処理は、ガベージコレクション、リフレッシュ、及びウェアレベリングを含む。なお、以下で説明するコントローラ３の動作はファームウェアをＣＰＵ１３が実行することで実現されても良いし、またはハードウェアで実現されても良い。

ＮＡＮＤインタフェース回路１５は、ＮＡＮＤバス４を介してＮＡＮＤメモリ２と接続され、ＮＡＮＤメモリ２との通信を司る。そしてＮＡＮＤインタフェース回路１５は、ＣＰＵ１３から受信した命令に基づき、種々の信号をＮＡＮＤメモリ２へ送信し、またＮＡＮＤメモリ２から受信する。バッファメモリ１４は、書き込みデータや読み出しデータを一時的に記憶する。

ＲＡＭ１２は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、ＣＰＵ１３の作業領域として使用される。そしてＲＡＭ１２は、ＣＰＵ１３が実行するファームウェアや、ＮＡＮＤメモリ２を管理するための各種の管理テーブル等を記憶する。

ＥＣＣ回路１６は、ＮＡＮＤメモリ２に格納されるデータに関する誤り検出及び誤り訂正処理を行う。ＥＣＣ回路１６は、符号化器１６ａと復号器１６ｂを有する。符号化器１６ａは、データの書き込みに伴って誤り訂正符号を生成して、これを書き込みデータに付加する。復号器１６ｂは、ＮＡＮＤメモリ２から読み出したデータに含まれるエラービットを誤り訂正符号により訂正する。

符号化器１６ａが生成する誤り訂正符号は、ページ内のデータを利用した誤り訂正を行うための符号（以下、ページ内符号）と、複数ページのデータを利用したページ間の誤り訂正を行うための符号（以下、ページ間符号）とを含んでいる。ページ内符号は、例えば、ＢＣＨ（Bose Chaudhurl Hocquenghem）符号やＬＤＰＣ（Low Density Parity Check）符号である。ページ間符号は、例えば、リードソロモン（ＲＳ：Read Solomon）符号やＥＸ－ＯＲ演算による符号である。以下では、ページ間符号を総称してパリティと呼ぶ。

符号化器１６ａは、後述するように、第１パリティ生成部、第２パリティ生成部及び第３パリティ生成部として機能する。第１パリティ生成部は、後述するスーパーブロック内のワード線に接続されたすべてのページ群に基づいて第１パリティＰ１を生成する。第２パリティ生成部は、後述するメディアブロック内のすべてのワード線に接続されたすべてのページ群に基づいて、第２パリティＰ２を生成する。第３パリティ生成部は、メディアブロック内の複数のワード線それぞれに接続されるページ群のそれぞれに基づいて、ワード線ごとに第３パリティＰ３を生成する。

次に、ＮＡＮＤメモリ２の構成について説明する。図１に示すように、ＮＡＮＤメモリ２は、メモリセルアレイ２１、ロウデコーダ２２、ドライバ回路２３、カラム制御回路２４、レジスタ群２５、及びシーケンサ２６を備える。

メモリセルアレイ２１は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックを備えている。メモリセルアレイ２１内の構成は後に詳述する。メモリセルアレイ２１に対するデータの読み書きは、コントローラ３により制御される。

ロウデコーダ２２は、ブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。ドライバ回路２３は、選択されたブロックＢＬＫに対して、ロウデコーダ２２を介して電圧を供給する。

カラム制御回路２４は、データの読み出し時には、メモリセルアレイ２１から読み出されたデータをセンスし、必要な演算を行う。そして、必要な演算後のデータは、コントローラ３に出力される。カラム制御回路２４は、データの書き込み時には、コントローラ３から受信された書き込みデータに対応する信号を、メモリセルアレイ２１に転送する。

レジスタ群２５は、何れも種々の情報を記憶するアドレスレジスタやコマンドレジスタなどを有する。アドレスレジスタは、コントローラ３から受信したアドレスを記憶する。コマンドレジスタは、コントローラ３から受信したコマンドを記憶する。

シーケンサ２６は、レジスタ群２５に記憶された種々の情報に基づき、ＮＡＮＤメモリ２の動作を制御する。

次に、メモリセルアレイ２１の具体的な構成について説明する。メモリセルアレイ２１に対しては、ページを単位としてデータの書き込み及び読み出しが行われる。ページのサイズは、例えば１６ｋバイト（１３１０７２ビット）である。なお、ページのサイズはこの例に限定されず任意である。ＮＡＮＤメモリ２では、データの上書きができないため、書き込みを行うには、事前にデータの消去を行わなければならない。データの消去は、複数のページを含むブロック単位で行う。本実施形態では、複数のワード線に接続された複数のページを物理ブロックと呼ぶ。

図２はメモリセルアレイ２１内の物理ブロックを説明する図である。図２の例では、３２本のワード線ＷＬ０～ＷＬ３１が接続される複数のページ（ページ群）を一つの物理ブロックＰＢとしている。一つの物理ブロックＰＢに含まれるワード線ＷＬの数は、３２に限定されない。

図２に示すように、本実施形態では、８つの物理ブロックＰＢで１つのメディアブロック（第１ブロック群）ＭＢを構成している。また、４つのメディアブロックＭＢ０～ＭＢ３で１つのスーパーブロック（第２ブロック群）ＳＢを構成している。スーパーブロックＳＢとメディアブロックＭＢの詳細は後述する。図２では、メディアブロックＭＢ０が物理ブロックＰＢ０～ＰＢ７を含み、メディアブロックＭＢ１が物理ブロックＰＢ８～ＰＢ１５を含み、メディアブロックＭＢ２が物理ブロックＰＢ１６～ＰＢ２３を含み、メディアブロックＭＢ３が物理ブロックＰＢ２４～ＰＢ３１を含む例を示している。

図３は一つの物理ブロックＰＢの具体的構成の一例を示す回路図である。図３は、３２本のワード線ＷＬ０～ＷＬ３１が接続される物理ブロックＰＢの回路構成を示している。図３において、１本のワード線ＷＬと複数のビット線ＢＬに接続される複数のメモリセルによる構成がページＰＧであり、複数のワード線ＷＬ０～ＷＬ３１に接続される複数のページＰＧによる構成が物理ブロックＰＢである。

図３に示すように、複数のメモリセルが縦続接続されたＮＡＮＤストリングＮＳが例えばｍ個（ｍは例えば１６ｋ）、ワード線ＷＬ０～ＷＬ３１が延びる方向（以下、ワード線方向）に配置されている。各ＮＡＮＤストリングＮＳの一端側に選択トランジスタＳＴ１が接続され、他端側に選択トランジスタＳＴ２が接続されている。各選択トランジスタＳＴ１のドレインには、対応するビット線ＢＬ［０：ｍ－１］が接続されている。選択トランジスタＳＴ１のゲートに入力されるゲート信号ＳＧＤは、ワード線方向に並ぶすべての選択トランジスタＳＴ１をオン又はオフする。選択トランジスタＳＴ２のゲートに入力されるゲート信号ＳＧＳは、ワード線方向に並ぶすべての選択トランジスタＳＴ２をオン又はオフする。

本実施形態では、１つの物理ブロックＰＢを単位としてデータの消去を行うのではなく、複数の物理ブロックＰＢを含む１つのメディアブロックＭＢ０～ＭＢ３を単位としてデータの消去を行う。メディアブロックは論理ブロックとも呼ばれる。図２の例では、８つの物理ブロックＰＢで１つの論理ブロック（メディアブロックＭＢ）を構成している。

図２に示すように、１つのメディアブロックＭＢは、８つの物理ブロックＰＢを有するが、複数チップに属する複数の物理ブロックＰＢで構成することができる。図４はメディアブロックＭＢ０内の物理ブロックＰＢ０～ＰＢ７とチップとの関係の一例を示す図である。図４に示すように、１つのメディアブロックＭＢ０は、例えば４つのチップに跨って構成することができる。また、各チップには、コントローラ３が一括してアクセス可能な複数のプレーンＰＬを設けることができる。図４の例では、４つのチップのそれぞれに設けられるプレーンＰＬ０に属する１つの物理ブロックＰＢ及びプレーンＰＬ１に属する１つの物理ブロックＰＢが、１つのメディアブロックＭＢに含まれている。これにより、コントローラ３は、各チップ内の２つの物理ブロックＰＢに対して一括してアクセスすることができる。コントローラ３は、複数のチャネルを介して複数のチップに並行してアクセスすることができる。各チャネルにはそれぞれ、複数の物理ブロックＰＢが接続される。メディアブロックＭＢは、複数のチャネルのうち何れか１つのチャネルに接続される物理ブロックＰＢを所定数のチャネル分含んでいる。これにより、コントローラ３は、複数のチャネルのそれぞれを介して接続される複数のチップを含むメディアブロックＭＢに対してアクセスすることができる。

本実施形態では、図２に示すように、複数のメディアブロックＭＢ０～ＭＢ３により仮想的なメディアブロックＭＢ（以下、スーパーブロックＳＢと呼ぶ）を構成している。スーパーブロックＳＢを設ける理由は、ブロック故障に対応できるパリティ構成を維持しつつ、ユーザデータに対するパリティの割合を減らすためである。このため、スーパーブロックＳＢ単位でパリティ（第１パリティＰ１）が設けられる。第１パリティは、スーパーブロックＳＢ内で発生したエラーをスーパーブロックＳＢ内のメディアブロックＭＢ間のデータで訂正するためのパリティである。

より具体的には、１つのスーパーブロックＳＢごとに、２ページ分のパリティ（第１パリティＰ１）を設けることで、２消失訂正を行うことができる。

ところが、スーパーブロックＳＢを単位として、メディアブロックＭＢ間のエラー訂正用のパリティ（第１パリティＰ１）を設ける場合、以下のような課題が発生しうる。あるスーパーブロックＳＢを対象としてガベージコレクションを行う際に、最大でスーパーブロックＳＢのサイズの空き状態のＮＡＮＤメモリ２の記憶領域（メモリ領域）を予め用意しておき、そのメモリ領域にスーパーブロックＳＢ内の少なくとも全ての有効データがコピーされる。コピーするデータにエラーが含まれる場合は、パリティ（第１パリティＰ１）を用いてそのエラーを訂正することが可能である。コピーに成功したことが確認された後、ガベージコレクションの対象のスーパーブロックＳＢは解放される。すなわち、空きメモリ領域が十分にないとガベージコレクションを行えないため、最大でスーパーブロックＳＢのサイズの空きメモリ領域を予め用意しておく必要がある。これを解決するために、本実施形態では、スーパーブロックＳＢを構成するメディアブロックＭＢごとにパリティ（第２パリティＰ２）を設けている。第２パリティＰ１は、メディアブロックＭＢ内で発生したエラーをメディアブロックＭＢ内のデータで訂正するためのパリティである。

図５は本実施形態によるスーパーブロックＳＢ内のパリティの配置場所を示す図である。図５は、スーパーブロックＳＢ内の各メディアブロックＭＢを偶数ワード線ＷＬと奇数ワード線ＷＬに分けて、偶数ワード線ＷＬに接続された各ページ群（ＲＳフレームとも呼ぶ）でパリティを生成するとともに、奇数ワード線ＷＬに接続されたＲＳフレームでパリティを生成する例を示している。このように、偶数ワード線ＷＬと奇数ワード線ＷＬに分けてパリティを生成する理由は、ＮＡＮＤメモリの不良モードである隣接ワード線ＷＬの短絡に対する対策のためである。偶数ワード線と奇数ワード線で別々にＲＳフレームを用意して、各ＲＳフレームで別個にパリティを生成することで、隣接ワード線ＷＬの短絡不良を検出及び救済可能にしている。

なお、偶数ワード線ＷＬと奇数ワード線ＷＬに分けずに、スーパーブロックＳＢ内の全ワード線ＷＬを対象としてパリティを生成する変形例も考えられるが、以下では、偶数ワード線ＷＬと奇数ワード線ＷＬに分けてパリティを生成する例を説明する。

図５は、４つのメディアブロックＭＢで構成されるスーパーブロックＳＢにおいて、メディアブロックＭＢごとに、偶数番目の１６本のワード線ＷＬ０～ＷＬ３０に接続される１６個のＲＳフレームを示している。しかし実際には、上述したように、奇数番目の１６本のワード線ＷＬ１～ＷＬ３１に接続される１６個の別のＲＳフレームが存在する。奇数ワード線ＷＬ用のＲＳフレーム内のパリティ配置は、図５と同様であるため、以下では、偶数ワード線ＷＬ用のＲＳフレーム内のパリティ配置について主に説明する。

図５には、各メディアブロックＭＢの各ワード線ＷＬに、８つのページが接続されている例が示されている。各メディアブロックＭＢ内には、各ワード線ＷＬに接続された８つのページを含むページ群がワード線ＷＬごとに１６個設けられている。このため、各メディアブロックＭＢに含まれるＲＳフレームには、８×１６＝１２８個のページが存在する。そのうちの２つのページは、メディアブロックＭＢ内においてページ間のエラー訂正を行うためのパリティ（第２パリティＰ２）を記憶する領域である。このパリティの一具体例は、リードソロモン符号である。２ページ分のリードソロモン符号を設けることで、最大２ページ分のエラー訂正を行うことができる。ここで、各メディアブロックＭＢの各ワード線ＷＬの数は、３３本以上であってもよい。例えば、１つのメディアブロックＭＢのワード線ＷＬの数が６４本の場合、１つのメディアブロックＭＢには、偶数と奇数それぞれの２組の１６本のワード線ＷＬと、この各ワード線ＷＬに接続される８つのページと、によるＲＳフレームが４つ含まれる。

なお、本実施形態によるパリティ（第１パリティＰ１及び第２パリティＰ２）は、リードソロモン符号以外のエラー訂正符号を用いてもよい。例えば、メディアブロックＭＢ内の各ページのビット列の排他的論理和（ＥＸ－ＯＲ）の演算値をパリティとして利用してもよい。

図５の各メディアブロックＭＢに設けられる２ページ分のパリティ（第２パリティＰ２）は、各メディアブロックＭＢ内のページのデータに依存するものであり、他のメディアブロックＭＢ内のページのデータには依存しない。よって、本実施形態によれば、一つのメディアブロックＭＢを単位としてデータの消去を行うことができる。ガベージコレクションを行う場合も、一つのメディアブロックＭＢ単位でデータをコピー又は移動することができる。これにより、ガベージコレクションに必要なＮＡＮＤメモリ２の空き領域を少なくすることでき、その分、ＳＳＤ内のメモリ領域をユーザデータ用に有効利用できる。

コントローラ３は、図５のスーパーブロックＳＢ内の各メディアブロックＭＢに含まれる１２８個のページを、それぞれ異なるページインデックス番号で識別する。図５の例では、ワード線ＷＬ０～ＷＬ３０に接続された各ページには、ページインデックス番号０～１２５が付されている。ワード線ＷＬ３０に接続された８つのページのうち最後の２つのページは、パリティ（第２パリティＰ２）を記憶する領域として用いられる。これらのページには、ページインデックス番号２５３，２５４が付されている。

また、同一のワード線ＷＬに接続されるメディアブロックＭＢ０～ＭＢ３内の各ページには、連続したページインデックス番号が付されている。例えば、ワード線ＷＬ０に接続されるメディアブロックＭＢ０～ＭＢ３内の各ページには、連続したページインデックス番号０～２９が付されている。メディアブロックＭＢ３内の各ワード線ＷＬに接続された８つのページのうち最後の２つのページはパリティ（第１パリティＰ１）を記憶する領域として用いられる。これらのページには、ページインデックス番号２５３，２５４が付されている。

メディアブロックＭＢ３は、各ワード線ＷＬに接続される最後の各２ページがパリティ（第１パリティＰ１）を記憶する領域として用いられる。このため、他のメディアブロックＭＢ０～ＭＢ２よりも、ユーザデータを記憶するための領域が少なくなっている。また、メディアブロックＭＢ３では、ページインデックス番号３０，３１は欠番にしている。すなわち、各ワード線ＷＬに接続された複数ページに関するパリティ（第１パリティＰ１）を記憶する領域のページインデックス番号は何れも２５３，２５４である。

なお、スーパーブロックＳＢ内のパリティ（第１パリティＰ１）を、メディアブロックＭＢ０～ＭＢ３とは別のブロックに格納してもよい。この場合、メディアブロックＭＢ３内に格納可能なユーザデータを増やすことができる一方で、データの書き込み回数が１回余計に増えるため、データの書き込みに要する時間が長くなる。

図６はスーパーブロックＳＢ内のパリティ生成手順の一例を示すフローチャートである。このフローチャートは、ホスト機器６がコントローラ３に対して、ＮＡＮＤフラッシュメモリ２へのデータ書き込み命令を送ったときに、コントローラ３が行う処理手順を示している。コントローラ３は、ホスト機器６からデータの書き込み要求を受けると、ＮＡＮＤメモリ２内の一部のメモリ領域を入力バッファとして使用する。コントローラ３は、この入力バッファ内に図５に示したスーパーブロックＳＢのデータを格納する。

まず、コントローラ３は、各メディアブロックＭＢ０～ＭＢ３内のワード線ＷＬごとに、各ワード線方向のパリティ（第３パリティＰ３）を計算する（Ｓ１）。図７は第３パリティＰ３の計算の処理動作を説明する図である。各メディアブロックＭＢ内の各ワード線ＷＬ方向には例えば８つのページが配置されている。図６の（Ｓ１）では、コントローラ３は、各メディアブロックＭＢ０～ＭＢ３内のワード線ＷＬごとに、これら８ページ分、又は８ページ中の６ページ分のデータを用いてパリティ（第３パリティＰ３）を計算する。計算された複数のパリティ（第３パリティＰ３）は、例えばコントローラ３内のＲＡＭ１２に記憶される。

次に、コントローラ３は、計算された複数のパリティ（第３パリティＰ３）の排他的論理和演算により、スーパーブロックＳＢ内のワード線ＷＬごとにパリティ（第１パリティＰ１）を計算する（Ｓ２）。コントローラ３は、計算されたパリティ（第１パリティＰ１）を、メディアブロックＭＢ３に配置された、各ワード線ＷＬの該当ページである最後の２ページに格納する（Ｓ３）。

次に、コントローラ３は、スーパーブロックＳＢ内の、対象となるすべてのワード線ＷＬのパリティ（第１パリティＰ１）の計算が終了したか否かを判定する（Ｓ４）。すべてのパリティ（第１パリティＰ１）が計算されるまで（Ｓ４：ＮＯ）、（Ｓ１）～（Ｓ４）の処理が繰り返される。

すべてのパリティ（第１パリティＰ１）の計算が終了すると（Ｓ４：ＹＥＳ）、コントローラ３は、各メディアブロックＭＢのパリティ（第２パリティＰ２）を計算する（Ｓ５）。コントローラ３は、計算されたパリティ（第２パリティＰ２）を、各メディアブロックＭＢの該当ページに格納する（Ｓ６）。

図８は第２パリティＰ２の計算の処理動作を説明する図である。上述した図６の（Ｓ１）では、各メディアブロックＭＢ内のワード線ＷＬごとにパリティ（第３パリティＰ３）が計算されて、例えばＲＡＭ１２に記憶されている。（Ｓ６）では、これらのパリティ（第３パリティＰ３）の排他的論理和演算した値をパリティ（第２パリティＰ２）が、各メディアブロックＭＢ内の該当ページであるワード線ＷＬ３０の最後の２ページに格納される。上述した（Ｓ５）では、スーパーブロックＳＢ内の全ワード線ＷＬの第１パリティＰ１の計算が終了した後に第２パリティＰ２を計算している。しかし、（Ｓ２）でスーパーブロックＳＢ内の各ワード線ＷＬの第１パリティＰ１が計算されるたびに、各メディアブロックＭＢ内の各ワード線ＷＬの第３パリティＰ３同士の排他的論理和を演算して、第２パリティＰ２の計算処理を第１パリティＰ１の計算処理と並行して行ってもよい。これにより、ＲＡＭ１２に全ワード線ＷＬ分の第３パリティＰ３を必要以上に長く記憶しておく必要がなくなり、ＲＡＭ１２の使用量を節約できる。

図５では、偶数番目の１６本のワード線ＷＬ０～ＷＬ３０に接続される４つのメディアブロックＭＢ内の第１及び第２パリティＰ１，Ｐ２の配置を示しているが、図５では省略しているものの、各メディアブロックＭＢには、奇数番目の１６本のワード線ＷＬ１～ＷＬ３１に接続されるＲＳフレームも存在する。奇数番目の１６本のワード線ＷＬ１～ＷＬ３１に接続されるＲＳフレームは、図５と同様に構成されており、図６と同様の処理手順で第１、第２及び第３パリティＰ１，Ｐ２，Ｐ３が計算され、第１パリティＰ１と第２パリティＰ２は、図５と同様にメディアブロックＭＢ０～ＭＢ３に格納される。

図５に示す第１及び第２パリティＰ１，Ｐ２のうち、各メディアブロックＭＢ内のワード線ＷＬ３０に接続される２ページ分のパリティ（第２パリティＰ２）は、各メディアブロックＭＢ内のページ間の誤り訂正を行うためのものであり、他のメディアブロックＭＢには影響されない値である。よって、本実施形態では、１つのメディアブロックＭＢを単位として、データの消去と、ガベージコレクションのためのデータ移動が可能となる。

図５に示すように、コントローラ３は、メディアブロックＭＢを、偶数番目の複数のワード線ＷＬに接続された偶数ワード線ＷＬ用メディアブロックＭＢと、奇数番目の複数のワード線ＷＬに接続された奇数ワード線ＷＬ用メディアブロックＭＢとに分けて管理する。また、コントローラ３は、スーパーブロックＳＢを、複数の偶数ワード線ＷＬ用メディアブロックＭＢを含む偶数ワード線ＷＬ用スーパーブロックＳＢと、複数の奇数ワード線ＷＬ用メディアブロックＭＢを含む奇数ワード線ＷＬ用スーパーブロックＳＢとに分けて管理する。そして、コントローラ３は、偶数ワード線ＷＬ用スーパーブロックＳＢ内で発生したエラーを偶数ワード線ＷＬ用スーパーブロックＳＢ内の偶数ワード線ＷＬ用メディアブロックＭＢ間のデータで訂正するための第１パリティＰ１と、偶数ワード線ＷＬ用メディアブロックＭＢ内で発生したエラーを偶数ワード線ＷＬ用メディアブロックＭＢ内のデータで訂正するための第２パリティＰ２を生成する。同様に、コントローラ３は、奇数ワード線ＷＬ用スーパーブロックＳＢ内で発生したエラーを奇数ワード線ＷＬ用スーパーブロックＳＢ内の奇数ワード線ＷＬ用メディアブロックＭＢ間のデータで訂正するための第１パリティＰ１と、奇数ワード線ＷＬ用メディアブロックＭＢ内で発生したエラーを奇数ワード線ＷＬ用メディアブロックＭＢ内のデータで訂正するための第２パリティＰ２を生成する。これにより、隣接ワード線の短絡不良の検出及び救済が可能となる。

上述した実施形態では、メモリシステム１内にＮＡＮＤメモリ２を備える例を説明したが、本実施形態は、ＮＡＮＤメモリ２以外の不揮発メモリを備えるメモリシステム１にも適用可能である。具体的には、ページに相当する単位で読み書きを行い、ページよりも大きなデータサイズであるブロックに相当する単位で消去を行う不揮発メモリであれば、本実施形態を適用可能である。

このように、本実施形態では、複数のメディアブロックＭＢ０～ＭＢ３を含むスーパーブロックＳＢを単位とした複数のパリティ（第１パリティＰ１）を設けるだけでなく、各メディアブロックＭＢ内にも他のメディアブロックＭＢに依存しないパリティ（第２パリティＰ２）を設ける。このため、一つのメディアブロックＭＢを単位としてデータの消去とガベージコレクションのためのデータ移動を行うことができる。

本実施形態の他の態様として、以下のものが考えられる。
コントローラ３は、第１ブロック群内の複数のワード線のそれぞれに接続されるページ群に基づいて、第１ブロック群内の複数のワード線ごとに第３パリティを生成する第３パリティ生成部を有し、
第２パリティ生成部は、第１ブロック群内のすべてのワード線のそれぞれに接続された複数のページ群に対応する複数の第３パリティに基づいて、第２パリティを生成してもよい。
第１パリティ生成部は、第２ブロック群内の複数のワード線のそれぞれに接続されたすべてのページ群についての複数の第３パリティの排他的論理和を演算した値により複数の第１パリティを生成し、
第２パリティ生成部は、第１ブロック群内のすべてのワード線のそれぞれに接続されたすべてのページ群についての複数の第３パリティの排他的論理和を演算した値により第２パリティを生成してもよい。
コントローラ３は、第１ブロック群内のすべてのページを、それぞれ異なるページインデックス番号で識別してもよい。
コントローラ３は、第２ブロック群内のあるワード線に接続されたすべてのページを、それぞれ異なるページインデックス番号で識別してもよい。
第１パリティ及び第２パリティは、リードソロモン符号を含んでもよい。
第１パリティ及び第２パリティは、訂正対象の複数のページの排他的論理和を演算した値であってもよい。
不揮発メモリは、ＮＡＮＤ型フラッシュメモリを含んでもよい。

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ メモリシステム、２ ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）、３ コントローラ、４ ＮＡＮＤバス、５ ホストバス、６ ホスト機器、１１ ホストインタフェース回路、１２ ＲＡＭ、１３ ＣＰＵ、１４ バッファメモリ、１５ ＮＡＮＤインタフェース回路、１６ ＥＣＣ回路、２１ メモリセルアレイ、２２ ロウデコーダ、２３ ドライバ回路、２４ カラム制御回路、２５ レジスタ群、２６ シーケンサ、

Claims (8)

1. 不揮発メモリと、
   前記不揮発メモリに対するデータの書き込み、読出し及び消去を制御するコントローラと、を備え、
   前記不揮発メモリは、
   複数のメモリセルを有し、
   データの書き込み及び読出しの単位であるページと、
   複数のページを有するブロックと、を含み、
   前記コントローラは、
   複数のブロックを含む第１ブロック群と、複数の第１ブロック群を含む第２ブロック群と、を管理し、
   前記第２ブロック群内で発生したエラーを前記第２ブロック群内の前記複数の第１ブロック群間のデータで訂正するための第１パリティと、前記第１ブロック群内で発生したエラーを前記第１ブロック群内のデータで訂正するための第２パリティと、を生成する、メモリシステム。
2. 前記第１パリティは、前記第２ブロック群内に記憶され、
   前記第２パリティは、前記第１ブロック群内に記憶される、請求項１に記載のメモリシステム。
3. 前記第１ブロック群に接続される複数のワード線を備え、
   前記第１ブロック群は、前記複数のワード線それぞれに接続される複数のページを有する複数のページ群を有し、
   前記コントローラは、
   前記第２ブロック群内のあるワード線に接続されたすべてのページ群に基づいて、前記第１パリティを生成する第１パリティ生成部と、
   前記第１ブロック群内のすべてのワード線に接続されたすべてのページ群に基づいて、前記第２パリティを生成する第２パリティ生成部と、を有する、請求項１又は２に記載のメモリシステム。
4. 前記第１パリティ生成部は、前記第２ブロック群内の複数のワード線のそれぞれに接続されたすべてのページ群に対応づけて、前記第２ブロック群内の前記複数のワード線のそれぞれに対応する複数の前記第１パリティを生成し、
   前記第２パリティ生成部は、前記複数の第１ブロック群のそれぞれごとに前記第２パリティを生成する、請求項３に記載のメモリシステム。
5. 前記コントローラは、前記第１ブロック群を、偶数番目の複数のワード線に接続された偶数ワード線用第１ブロック群と、奇数番目の複数のワード線に接続された奇数ワード線用第１ブロック群とに分けて管理し、
   前記コントローラは、前記第２ブロック群を、複数の偶数ワード線用第１ブロック群を含む偶数ワード線用第２ブロック群と、複数の奇数ワード線用第１ブロック群を含む奇数ワード線用第２ブロック群とに分けて管理し、
   前記コントローラは、前記偶数ワード線用第２ブロック群内で発生したエラーを前記偶数ワード線用第２ブロック群内の前記偶数ワード線用第１ブロック群間のデータで訂正するための第１パリティと、前記偶数ワード線用第１ブロック群内で発生したエラーを前記偶数ワード線用第１ブロック群内のデータで訂正するための第２パリティを生成するとともに、
   前記奇数ワード線用第２ブロック群内で発生したエラーを前記奇数ワード線用第２ブロック群内の前記奇数ワード線用第１ブロック群間のデータで訂正するための第１パリティと、前記奇数ワード線用第１ブロック群内で発生したエラーを前記奇数ワード線用第１ブロック群内のデータで訂正するための第２パリティを生成する、請求項１乃至４のいずれか一項に記載のメモリシステム。
6. 前記第１ブロック群を単位として、データの消去及びガベージコレクション用のデータ移動を行う、請求項１乃至５のいずれか一項に記載のメモリシステム。
7. 前記コントローラは並行してアクセス可能な複数のチャネルを有し、
   前記第１ブロック群は、前記複数のチャネルのうち何れか１のチャネルに接続される複数のブロックを含む、請求項１乃至６のいずれか一項に記載のメモリシステム。
8. データの書き込みの単位であるページを複数有するブロックを含む半導体メモリを備えるメモリシステムの制御方法であって、
   複数のブロックを含む第１ブロック群を管理し、
   複数の第１ブロック群を含む第２ブロック群を管理し、
   前記第２ブロック群内で発生したエラーを前記第２ブロック群内の前記複数の第１ブロック群間のデータで訂正するための第１パリティを生成し、
   前記第１ブロック群内で発生したエラーを前記第１ブロック群内のデータで訂正するための第２パリティを生成する、制御方法。

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