JPH0512429A - 画像縮小装置 - Google Patents

Abstract

(57)【要約】 【目的】 演算回路を用いることなく簡単な回路構成に
よって画像縮小装置を得る。 【構成】 複数の画素データの縦横の集合からなる画像
データについて、縦方向の各画素データ行に対する間引
き要否情報を複数個集合させた縦方向縮小パターンを横
方向パターン格納回路７へ格納する。横方向の各画素デ
ータに対する間引き要否情報を複数個集合させた横方向
縮小パターンを横方向パターン格納回路９へ格納する。
アドレス発生器３は縦方向縮小パターンを縦方向の各画
素データ行に対応させて間引きながら画素データ行を選
択回路５へ読み出す。選択回路５は画素データ行の各画
素データと横方向縮小パターンとを対応させて画素デー
タを間引き、連続した画素データを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像縮小装置に係り、特
に、パーソナルコンピュータ（以下パソコンと略す）や
ビデオゲーム機に接続するＣＲＴ（陰極線管）等の表示
装置で縮小画像を表示させる画像表示装置の改良に関す
る。

【０００２】

【従来の技術】近年、パソコンやビデオゲーム機では、
画像の縮小、拡大および回転機能を備えた構成が提供さ
れている。そのうち、パソコンやビデオゲーム機に搭載
される画像縮小装置としては、以下のような手法を採用
する構成が多い。すなわち、読み書き可能な画像メモリ
（以下ＶＲＡＭと略す）に画像データを形成する各画素
データを格納し、そのＶＲＡＭの各格納アドレスを計算
して上下左右の画素データを混合せ演算することによ
り、表示する画素データを減少させて縮小したり、画像
データにおける各行中の特定画素データを間引くととも
に特定の行をも間引きながらＶＲＡＭから画像データを
読み出す構成である。

【０００３】

【発明が解決しようとする課題】しかしながら、上下左
右の画素データを混合せ演算して縮小する手法では、与
えられた縮小率に基づいて演算回路でＶＲＡＭのアドレ
スを計算して混ぜ合せる必要があるし、各行の特定画素
データを間引いたり特定行を間引きながらＶＲＡＭから
画像データを読み出す手法では、間引く画素データおよ
び行アドレスを演算回路によって演算する必要がある。
そのため、いずれの構成でも演算回路を必要とし、回路
構成が複雑かつ大規模化し易い欠点がある。また、１画
素単位毎にアドレス演算して画素データを間引くため、
ＶＲＡＭへのアクセス頻度が高くなり、処理速度の向上
の制約とともにＶＲＡＭや演算回路の性能を低下させる
要因となり易い。

【０００４】従って、構成の簡素化を図り、小型、安
価、高速で高信頼性を有する画像縮小装置の提供が望ま
れている。本発明はこのような状況の下になされたもの
で、構成の簡素化が容易であり、小型、安価、高速かつ
高信頼性の画像縮小装置の提供を目的とする。

【０００５】

【課題を解決するための手段】このような課題を解決す
るために本発明は、複数の画素データの縦横の集合から
なる画像データを縮小する画像縮小装置であり、横方向
および縦方向パターン格納回路と、画素間引き回路と、
この画素間引き回路の前段又は後段に配置された行間引
き回路を有して構成されている。そして、横方向パター
ン格納回路は、その横方向の各画素データに対する間引
き要否情報を複数個集合させた横方向縮小パターンを格
納したものであり、縦方向パターン格納回路は、縦方向
の各画素データ行に対する間引き要否情報を複数個集合
させた縦方向縮小パターンを格納したものである。

【０００６】上記画素間引き回路はその横方向縮小パタ
ーンにおける各間引き要否情報を横方向の個々の画素デ
ータに順次対応させ、間引き必要な画素データを間引く
とともに間引き不要な画素データを出力するものであ
り、上記行間引き回路はその縦方向縮小パターンにおけ
る各間引き要否情報を縦方向の各画素データ行に順次対
応させ、間引き必要な画素データ行を間引くとともに間
引き不要な画素データ行を出力するものである。

【０００７】

【作用】このような手段を備えた本発明では、横方向パ
ターン格納回路に横方向縮小パターンを格納し、縦方向
パターン格納回路に縦方向縮小パターンを格納しておけ
ば、画素間引き回路が横方向縮小パターンにおける各間
引き要否情報と横方向の個々の画素データを順次対応さ
せ、間引き必要な画素データを間引いて他の画素データ
を出力し、その画素間引き回路の前後において、行間引
き回路が縦方向縮小パターンにおける各間引き要否情報
を縦方向の個々の画素データ行に順次対応させ、間引き
必要な画素データ行を間引いて他の画素データ行を出力
する。

【０００８】

【実施例】以下本発明の実施例を図面を参照して説明す
る。図１は本発明に係る画像縮小装置の一実施例を示す
ブロック図である。図１において、ＶＲＡＭ１は、縦横
の複数の画素データからなる画像データを格納および読
み出し可能なメモリであり、アドレス発生器３からの読
み出しアレドレス信号で指定されたアドレスの画素デー
タ行が選択回路５へ出力されるようになっている。図２
ＡはＶＲＡＭ１に格納された縮小前の画素データの格納
状態を示している。アドレス発生器３にはＲＡＭからな
る縦方向パターン格納回路７が接続されており、この縦
方向パターン格納回路７には図３Ａのような縦方向縮小
パターンが格納されている。

【０００９】縦方向縮小パターンは、縦方向の画素デー
タ行について間引きが必要であるか不要であるかの間引
き要否情報を規定した例えば８ビット信号「１１０１１
０１１」からなり、ビット内容「１」で間引き必要を示
し、「０」で間引き不要を示している。この８ビットの
縦方向縮小パターン信号は、後述するように繰返し使用
される。アドレス発生器３は、縦方向パターン格納回路
７からの縦方向縮小パターン信号に基づき、間引く行に
ついてはアドレス信号の出力を飛ばし、間引かない読み
出し行についてはアドレス信号を出力するものであり、
行間引き回路として機能する。

【００１０】横方向パターン格納回路９は、図３Ｂのよ
うな横方向縮小パターンを格納したＲＡＭであり、選択
回路１１に接続されている。横方向縮小パターンは、横
方向の各画素データについて間引きが必要であるか不要
であるかの間引き要否情報を規定した例えば８ビット信
号「１００１００１０」からなり、ビット内容「１」で
間引き必要を示し、「０」で間引き不要を示しており、
この８ビットの横方向縮小パターン信号も、後述するよ
うに繰返し使用される。

【００１１】選択回路１１は、予め設定した複数の縮小
パターンを使用する場合にどのパターンを使用するかを
選択するものであり、横方向縮小パターン信号を選択回
路５およびバッファ制御回路１３へ出力するものであ
る。なお、選択回路１１は省略可能である。選択回路５
は、ＶＲＡＭ１からの画素データ行内の各画素データに
選択回路１１からの横方向縮小パターン信号の各ビット
を順次かつ繰返して対応させ、ビット内容「１」に対応
する各画素データのみを選択し、選択した画素データを
連続して表示用バッファ１５へ出力するものであり、画
素間引き回路として機能している。

【００１２】例えば、図２Ａのように画像データの格納
されたＶＲＡＭ１から第１行目の画素データ行が選択回
路５に加えられたとき、８ビット信号の横方向縮小パタ
ーン信号「１００１００１０」の前半４ビットについて
は、図４Ａのように画素データ「０」と「３」が選択さ
れて「１」と「２」が間引かれ、図４Ｂのように画素デ
ータ「０」と「３」が連続して出力される。後半４ビッ
トについては、図４Ｃのように画素データ「６」が選択
されて「４」、「５」、「７」が間引かれ、図４Ｄのよ
うに画素データ「６」が最初に出力される。

【００１３】表示用バッファ１５は選択回路５からの画
素データを図２Ｂのように順次格納するバッファ回路で
あり、所定の格納量に達したときそれら画素データを図
示しないＣＲＴへ出力する機能を有している。バッファ
制御回路１３は、選択回路５からの画素データが表示用
バッファ１５内に順次連続して格納されるように、横方
向縮小パターン信号に基づき、各横方向縮小パターン信
号毎に書込スタート信号を作成して表示用バッファ１５
へ出力するものである。

【００１４】次に上述した本発明に係る画像縮小装置の
動作を簡単に説明する。ＶＲＡＭ１には図２Ａに示すよ
うな画像データが格納されており、縦方向パターン格納
回路７および横方向パターン格納回路９には図３Ａおよ
びＢのような縦方向縮小パターンおよび横方向縮小パタ
ーンが格納されているとする。アドレス発生器３は、Ｖ
ＲＡＭ１から各画素データ行を読み出すためのアドレス
信号を発生してＶＲＡＭ１へ出力するが、縦方向パター
ン格納回路７からの縦方向縮小パターン信号の第１ビッ
ト目が「１」であるから、第１行目の画素データ行が選
択回路５へ加えられる。

【００１５】選択回路５では、その画素データ行の各画
素データに横方向パターン信号「１００１００１０」の
各ビット内容が対応され、例えば前半４ビットについて
は、図４Ａのように画素データ「０」と「３」が選択さ
れるとともに同図Ｂのように画素データ「０」と「３」
が連続して出力され、後半４ビットについては図４Ｃの
ように画素データ「６」が選択されるとともに同図Ｄの
ように画素データ「６」が最初に出力される。これら画
素データ「０」、「３」、「６」は、バッファ制御回路
１３からの書込スタート信号によって横方向パターン信
号毎に表示用バッファ１５内に順次連続して格納され
る。

【００１６】そして、ＶＲＡＭ１に格納された第２行目
の画素データ行も同様に選択回路５に出力されて横方向
パターン信号と対比されて画素データが間引かれるが、
第３行目の画素データ行についてはアドレス発生器３か
ら読み出しアドレス信号が出力されないので間引かれ、
第４、５行目の画素データ行が順次読み出される。この
ようにして、アドレス発生器３や選択回路５で画素デー
タ行や個々の画素データが間引かれ、図２Ｂに示すよう
な縮小後画像データが得られる。これをＣＲＴへ出力す
ると縮小画像が再生表示される。

【００１７】従って、本発明の画像縮小装置では、縦方
向縮小パターンおよび横方向縮小パターンを各々縦方向
パターン格納回路７や横方向パターン格納回路９に格納
しておき、簡単なアドレス発生器３や選択回路５によっ
て縦横の画素データを間引くことが可能となり、演算回
路を用いる必要がなくなって構成が簡素化されるうえ、
安価かつ小型となる。また、上述した構成ではＶＲＡＭ
１に対して個々の画素データをアクセスしないから、Ｖ
ＲＡＭ１へのアクセス頻度が高くならず、処理速度の向
上および動作の信頼性が高まる。なお、縦方向パターン
格納回路７や横方向パターン格納回路９に格納する縦方
向縮小パターンおよび横方向縮小パターンは、プログラ
ムによって任意に設定可能であり、縦方向縮小パターン
および横方向縮小パターンのビット構成が大きいほど縮
小率を広い範囲に細かく可変できる。

【００１８】ところで、上述した実施例では、ＶＲＡＭ
１から各画素データ行を間引きして読み出し、その後に
画素データ行内の個々の画素データを選択して間引く構
成であったが、本発明はこれに限定されない。例えば、
ＶＲＡＭ１から全ての画素データ行を順次読み出した
後、選択回路５の前後で縦方向パターン格納回路７から
の縦方向パターン信号に基づいて画素データ行を間引く
構成も可能である。

【００１９】

【発明の効果】以上説明したように本発明は、複数の画
素データの縦横の集合からなる画像データについて、そ
の横方向の各画素データに対する間引き要否情報を複数
個集合させた横方向縮小パターンと、その縦方向の各画
素データ行に対する間引き要否情報を複数個集合させた
縦方向縮小パターンとを設定し、その横方向縮小パター
ンにおける各間引き要否情報を横方向の個々の画素デー
タに対応させて選択するとともに、その縦方向縮小パタ
ーンにおける各間引き要否情報を縦方向の個々の画素デ
ータ行に対応させて選択する構成としたから、横方向パ
ターン格納回路や縦方向パターン格納回路に加えて簡単
な選択回路を用いるだけで縦横の画素データを間引くこ
とが可能となる。そのため、演算回路を用いる必要がな
くなって構成が簡素化されるうえ、安価かつ小型となる
うえ、処理速度および信頼性の向上を図ることができ
る。

【図面の簡単な説明】

【図１】本発明に係る画像縮小装置の一実施例を示すブ
ロック図である。

【図２】図１の画像縮小装置の動作を説明する図であ
る。

【図３】縦方向パターン格納回路および横方向パターン
格納回路に格納された縦方向および横方向縮小パターン
である。

【図４】図１の画像縮小装置の動作を説明する図であ
る。

【符号の説明】

１ ＶＲＡＭ ３ 行間引き回路（アドレス発生器） ５ 選択回路 ７ 縦方向パターン格納回路 ９ 横方向パターン格納回路 １１ 画素列間引き回路（選択回路） １３ バッファ制御回路 １５ 表示用バッファ

Claims (1)

1. 【特許請求の範囲】 【請求項１】 複数の画素データの縦横の集合からなる
   画像データを縮小する画像縮小装置において、 横方向の前記各画素データに対する間引き要否情報を複
   数個集合させた横方向縮小パターンを格納した横方向パ
   ターン格納回路と、 縦方向の前記各画素データ行に対する間引き要否情報を
   複数個集合させた縦方向縮小パターンを格納した縦方向
   パターン格納回路と、 前記横方向パターン格納回路からの前記横方向縮小パタ
   ーンにおける各間引き要否情報を前記横方向の個々の画
   素データに対応させ、間引きの必要な画素データを間引
   くとともに間引き不要な画素データを出力する画素間引
   き回路と、 この画素間引き回路の前段又は後段に配置された行間引
   き回路であって、前記縦方向パターン格納回路からの前
   記縦方向縮小パターンにおける各間引き要否情報を前記
   各画素データ行に対応させ、間引きの必要な画素データ
   行を間引くとともに間引き不要な画素データ行を出力す
   る行間引き回路と、 を具備することを特徴とする画像縮小装置。