JPH05121555A - アンチヒユーズを用いた電気回路装置の製造方法 - Google Patents
アンチヒユーズを用いた電気回路装置の製造方法Info
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- JPH05121555A JPH05121555A JP18110591A JP18110591A JPH05121555A JP H05121555 A JPH05121555 A JP H05121555A JP 18110591 A JP18110591 A JP 18110591A JP 18110591 A JP18110591 A JP 18110591A JP H05121555 A JPH05121555 A JP H05121555A
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- Japan
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- layer
- amorphous silicon
- forming
- contact hole
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Abstract
(57)【要約】
【目的】 本発明は、アンチヒューズを用いた電気回路
装置、特に、ＰＲＯＭに関し、アモルファスシリコン層
上にコンタクトホールを形成する場合に厳密なコントロ
ールエッチングを行わなくてもアモルファスシリコン層
がオーバーエッチングされることがない製造方法を提供
することを目的とする。 【構成】 導電性基板１の上に第１の絶縁膜２を堆積
し、この第１の絶縁膜２に導電性基板１に達する開口３
を形成し、この開口３の近傍領域にアモルファスシリコ
ン層４を形成し、導電性基板１の上面全体に白金層５を
形成し、アモルファスシリコン層４とこの白金層５を反
応させて白金シリサイド層６を形成し、反応しなかった
白金層５を除去し、その上に第２の絶縁膜７を形成し、
この第２の絶縁膜７に白金シリサイド層６に達するコン
タクトホール８を形成する工程をもって構成した。
装置、特に、ＰＲＯＭに関し、アモルファスシリコン層
上にコンタクトホールを形成する場合に厳密なコントロ
ールエッチングを行わなくてもアモルファスシリコン層
がオーバーエッチングされることがない製造方法を提供
することを目的とする。 【構成】 導電性基板１の上に第１の絶縁膜２を堆積
し、この第１の絶縁膜２に導電性基板１に達する開口３
を形成し、この開口３の近傍領域にアモルファスシリコ
ン層４を形成し、導電性基板１の上面全体に白金層５を
形成し、アモルファスシリコン層４とこの白金層５を反
応させて白金シリサイド層６を形成し、反応しなかった
白金層５を除去し、その上に第２の絶縁膜７を形成し、
この第２の絶縁膜７に白金シリサイド層６に達するコン
タクトホール８を形成する工程をもって構成した。
Description
【０００１】
【産業上の利用分野】本発明は、アンチヒューズを用い
た電気回路装置、特にＰＲＯＭの製造方法に関する。
た電気回路装置、特にＰＲＯＭの製造方法に関する。
【０００２】
【従来の技術】図２は、従来のアンチヒューズを用いた
ＰＲＯＭの構成説明図である。この図中の、１１はＳｉ
基板、１２は第１のＳｉＯ2 層、１３はＰＲＯＭセル用
開口、１４はアモルファスシリコン層、１５は第２のＳ
ｉＯ2 層、１７は第１のコンタクトホール、１８は第２
のコンタクトホールである。
ＰＲＯＭの構成説明図である。この図中の、１１はＳｉ
基板、１２は第１のＳｉＯ2 層、１３はＰＲＯＭセル用
開口、１４はアモルファスシリコン層、１５は第２のＳ
ｉＯ2 層、１７は第１のコンタクトホール、１８は第２
のコンタクトホールである。
【０００３】実際のＰＲＯＭは、アンチヒューズを用い
たＰＲＯＭセルを多数有するが、図２にはその１つが示
されている。
たＰＲＯＭセルを多数有するが、図２にはその１つが示
されている。
【０００４】この図を参照してその構成を製造方法を加
味して説明すると、Ｓｉ基板１１の上にＣＶＤ法によっ
て第１のＳｉＯ2 層１２が形成され、この第１のＳｉＯ
2 層１２にＰＲＯＭセル用開口１３が形成され、この開
口１３の近傍領域にアモルファスシリコン層１４が形成
され、その上に第２のＳｉＯ2 層１５が形成され、アモ
ルファスシリコン層１４の上に第１のコンタクトホール
１７、Ｓｉ基板１１に第２のコンタクトホール１８が形
成され、これらの第１のコンタクトホール１７、第２の
コンタクトホール１８に電極が形成されている。
味して説明すると、Ｓｉ基板１１の上にＣＶＤ法によっ
て第１のＳｉＯ2 層１２が形成され、この第１のＳｉＯ
2 層１２にＰＲＯＭセル用開口１３が形成され、この開
口１３の近傍領域にアモルファスシリコン層１４が形成
され、その上に第２のＳｉＯ2 層１５が形成され、アモ
ルファスシリコン層１４の上に第１のコンタクトホール
１７、Ｓｉ基板１１に第２のコンタクトホール１８が形
成され、これらの第１のコンタクトホール１７、第２の
コンタクトホール１８に電極が形成されている。
【０００５】上記のアモルファスシリコン層１４は、こ
のままでは高抵抗（１ＧΩ程度）を有しており、第１の
コンタクトホール１７と第２のコンタクトホール１８に
形成された電極間はオフの状態である。
のままでは高抵抗（１ＧΩ程度）を有しており、第１の
コンタクトホール１７と第２のコンタクトホール１８に
形成された電極間はオフの状態である。
【０００６】ところが、アモルファスシリコン層１４の
厚さ方向に１０〜１５Ｖ程度の電圧を印加すると、アモ
ルファスシリコン層１４が多結晶化して低抵抗（５０〜
１００Ω程度）になるため、第１のコンタクトホール１
７と第２のコンタクトホール１８に形成された電極間は
導通してオンの状態に変化する。
厚さ方向に１０〜１５Ｖ程度の電圧を印加すると、アモ
ルファスシリコン層１４が多結晶化して低抵抗（５０〜
１００Ω程度）になるため、第１のコンタクトホール１
７と第２のコンタクトホール１８に形成された電極間は
導通してオンの状態に変化する。
【０００７】このようなアモルファスシリコン層１４の
印加電圧による多結晶化を利用してＰＲＯＭにプログラ
ムを書き込むことができる。
印加電圧による多結晶化を利用してＰＲＯＭにプログラ
ムを書き込むことができる。
【０００８】
【発明が解決しようとする課題】ところが、上記の従来
技術においては、次のような問題があった。図３
（Ａ）、（Ｂ）は、従来のアンチヒューズを用いたＰＲ
ＯＭの製造段階の説明図である。
技術においては、次のような問題があった。図３
（Ａ）、（Ｂ）は、従来のアンチヒューズを用いたＰＲ
ＯＭの製造段階の説明図である。
【０００９】この図において、１１はＳｉ基板、１２は
第１のＳｉＯ2 層、１３はＰＲＯＭセル用開口、１４は
アモルファスシリコン層、１５は第２のＳｉＯ2 層、１
６はレジスト膜、１７は第１のコンタクトホール、１８
は第２のコンタクトホールである。
第１のＳｉＯ2 層、１３はＰＲＯＭセル用開口、１４は
アモルファスシリコン層、１５は第２のＳｉＯ2 層、１
６はレジスト膜、１７は第１のコンタクトホール、１８
は第２のコンタクトホールである。
【００１０】従来、アンチヒューズを用いたＰＲＯＭを
製造するに際して、Ｓｉ基板１１の上に第１のＳｉＯ2
層１２を形成し、この第１のＳｉＯ2 層１２に形成した
ＰＲＯＭセル用開口１３の近傍領域にアモルファスシリ
コン層１４を形成し、その上に第２のＳｉＯ2 層１５を
形成した後に、レジスト膜１６を用いて一度のエッチン
グ工程によって、第１のコンタクトホール１７と第２の
コンタクトホール１８を同時に形成していた。
製造するに際して、Ｓｉ基板１１の上に第１のＳｉＯ2
層１２を形成し、この第１のＳｉＯ2 層１２に形成した
ＰＲＯＭセル用開口１３の近傍領域にアモルファスシリ
コン層１４を形成し、その上に第２のＳｉＯ2 層１５を
形成した後に、レジスト膜１６を用いて一度のエッチン
グ工程によって、第１のコンタクトホール１７と第２の
コンタクトホール１８を同時に形成していた。
【００１１】そのエッチング工程の初期においては、図
３（Ａ）に示されるように、レジスト膜１６の窓を通し
てエッチングが進行するが、エッチング工程の後期にお
いては、図３（Ｂ）に示されるように、深い第２のコン
タクトホール１８は未だＳｉ基板１１に達していないに
かかわらず、第１のコンタクトホール１７は既にアモル
ファスシリコン層１４に達し、このアモルファスシリコ
ン層１４をオーバーエッチングし始める。
３（Ａ）に示されるように、レジスト膜１６の窓を通し
てエッチングが進行するが、エッチング工程の後期にお
いては、図３（Ｂ）に示されるように、深い第２のコン
タクトホール１８は未だＳｉ基板１１に達していないに
かかわらず、第１のコンタクトホール１７は既にアモル
ファスシリコン層１４に達し、このアモルファスシリコ
ン層１４をオーバーエッチングし始める。
【００１２】このように、アモルファスシリコン層１４
がオーバーエッチングされると、ＰＲＯＭにとってきわ
めて重要な特性の一つである書込み耐圧のばらつきを生
じる原因になるため、微妙なコントロールエッチングが
要求されていた。
がオーバーエッチングされると、ＰＲＯＭにとってきわ
めて重要な特性の一つである書込み耐圧のばらつきを生
じる原因になるため、微妙なコントロールエッチングが
要求されていた。
【００１３】したがって、本発明は、基板と電気的に接
続するための第２のコンタクトホールと同時にアモルフ
ァスシリコン層と電気的に接続するための第１のコンタ
クトホールをエッチングする場合等において、厳密なコ
ントロールエッチングを行わなくても、アモルファスシ
リコン層がオーバーエッチングされない、アンチヒュー
ズを用いた電気回路装置、特にＰＲＯＭの製造方法を提
供することを目的とする。
続するための第２のコンタクトホールと同時にアモルフ
ァスシリコン層と電気的に接続するための第１のコンタ
クトホールをエッチングする場合等において、厳密なコ
ントロールエッチングを行わなくても、アモルファスシ
リコン層がオーバーエッチングされない、アンチヒュー
ズを用いた電気回路装置、特にＰＲＯＭの製造方法を提
供することを目的とする。
【００１４】
【課題を解決するための手段】本発明のアンチヒューズ
を用いた電気回路装置、あるいは、ＰＲＯＭの製造方法
においては、導電性基板の上に第１の絶縁膜を堆積する
工程と、該第１の絶縁膜に該導電性基板に達する開口を
形成する工程と、該開口の近傍領域にアモルファスシリ
コン層を形成する工程と、該導電性基板の該開口を含む
表面に白金層を堆積する工程と、該アモルファスシリコ
ン層と該白金層とを反応させて白金シリサイド層を形成
する工程と、該アモルファスシリコン層と反応しなかっ
た白金層を除去する工程と、該導電性基板の上に第２の
絶縁膜を堆積する工程と、該第２の絶縁膜に該白金シリ
サイド層に達するコンタクトホールを形成する工程を採
用した。
を用いた電気回路装置、あるいは、ＰＲＯＭの製造方法
においては、導電性基板の上に第１の絶縁膜を堆積する
工程と、該第１の絶縁膜に該導電性基板に達する開口を
形成する工程と、該開口の近傍領域にアモルファスシリ
コン層を形成する工程と、該導電性基板の該開口を含む
表面に白金層を堆積する工程と、該アモルファスシリコ
ン層と該白金層とを反応させて白金シリサイド層を形成
する工程と、該アモルファスシリコン層と反応しなかっ
た白金層を除去する工程と、該導電性基板の上に第２の
絶縁膜を堆積する工程と、該第２の絶縁膜に該白金シリ
サイド層に達するコンタクトホールを形成する工程を採
用した。
【００１５】
【作用】本発明のように、アモルファスシリコン層の表
面を白金シリサイド化すると、コンタクトホールを形成
する際に、この部分にオーバーエッチングがかかって
も、白金シリサイド層によってエンチングが阻止され
て、アモルファスシリコン層のオーバーエッチングを防
止することができ、電気回路装置においては配線の高抵
抗化やばらつきを防ぎ、ＰＲＯＭにおいては書込み耐圧
のばらつきを防止することができる。
面を白金シリサイド化すると、コンタクトホールを形成
する際に、この部分にオーバーエッチングがかかって
も、白金シリサイド層によってエンチングが阻止され
て、アモルファスシリコン層のオーバーエッチングを防
止することができ、電気回路装置においては配線の高抵
抗化やばらつきを防ぎ、ＰＲＯＭにおいては書込み耐圧
のばらつきを防止することができる。
【００１６】
【実施例】以下、本発明の実施例を説明する。
【００１７】図１（Ａ）〜（Ｅ）は、一実施例のアンチ
ヒューズＰＲＯＭの製造工程説明図である。この図中
の、１はＳｉ基板、２は第１のＳｉＯ2 層、３はＰＲＯ
Ｍセル用開口、４はアモルファスシリコン層、５はＰｔ
層、６はＰｔＳｉ層、７は第２のＳｉＯ2 層、８は第１
のコンタクトホール、９は第２のコンタクトホールであ
る。この工程図によって製造方法を説明する。
ヒューズＰＲＯＭの製造工程説明図である。この図中
の、１はＳｉ基板、２は第１のＳｉＯ2 層、３はＰＲＯ
Ｍセル用開口、４はアモルファスシリコン層、５はＰｔ
層、６はＰｔＳｉ層、７は第２のＳｉＯ2 層、８は第１
のコンタクトホール、９は第２のコンタクトホールであ
る。この工程図によって製造方法を説明する。
【００１８】第１工程（図１（Ａ）参照） Ｓｉ基板１の上に熱酸化によって厚さ４０００Åの第１
のＳｉＯ2 層２を形成し、多数のＰＲＯＭセル用開口３
を形成する。この図には１つのセルのみ示されている。
のＳｉＯ2 層２を形成し、多数のＰＲＯＭセル用開口３
を形成する。この図には１つのセルのみ示されている。
【００１９】第２工程（図１（Ｂ）参照） 上面に減圧ＣＶＤ法によって厚さ１０００Åのアモルフ
ァスシリコン層４を形成し、フォトリソグラフィー技術
によってＰＲＯＭセル用開口３の近傍領域だけ残し他を
除去してパターニングする。
ァスシリコン層４を形成し、フォトリソグラフィー技術
によってＰＲＯＭセル用開口３の近傍領域だけ残し他を
除去してパターニングする。
【００２０】第３工程（図１（Ｃ）参照） 上面にスパッタリングによって厚さ２００ÅのＰｔ層５
を形成する。
を形成する。
【００２１】第４工程（図１（Ｄ）参照） Ｎ2 中で４５０℃の温度で３０分でアニールしてアモル
ファスシリコン層４とこれに接触しているＰｔ層５を反
応させてＰｔＳｉ層６を形成する。この際、アモルファ
スシリコン層４と接触していないＰｔ層５はそのままの
状態で残されるが、これは６０℃６０分の王水ボイルに
よって除去される。その上面に減圧ＣＶＤ法によって厚
さ２０００Åの第２のＳｉＯ2 層７を形成する。
ファスシリコン層４とこれに接触しているＰｔ層５を反
応させてＰｔＳｉ層６を形成する。この際、アモルファ
スシリコン層４と接触していないＰｔ層５はそのままの
状態で残されるが、これは６０℃６０分の王水ボイルに
よって除去される。その上面に減圧ＣＶＤ法によって厚
さ２０００Åの第２のＳｉＯ2 層７を形成する。
【００２２】第５工程（図１（Ｅ）参照） 上面にフォトレジスト膜を形成し、このフォトレジスト
膜をマスクにして、第２のＳｉＯ2 層７と第１のＳｉＯ
2 層２をエッチングして、ＰＲＯＭセルの一つの電極を
形成するための第１のコンタクトホール８とＳｉ基板１
側の電極を形成するための第２のコンタクトホール９を
形成する。
膜をマスクにして、第２のＳｉＯ2 層７と第１のＳｉＯ
2 層２をエッチングして、ＰＲＯＭセルの一つの電極を
形成するための第１のコンタクトホール８とＳｉ基板１
側の電極を形成するための第２のコンタクトホール９を
形成する。
【００２３】このエッチング工程において、ＳｉＯ2 に
対するエッチングガスを用いるＲＩＥによって、第２の
ＳｉＯ2 層７と第１のＳｉＯ2 層２をエッチングしてＳ
ｉ基板１に達する第２のコンタクトホールを形成すると
き、第１のコンタクトホール８のエッチングが進んでＰ
ｔＳｉ層６に達しても、ＰｔＳｉ層６がエッチングされ
ないため、アンチヒューズＰＲＯＭを構成するアモルフ
ァスシリコン層４が損傷を受けることがない。
対するエッチングガスを用いるＲＩＥによって、第２の
ＳｉＯ2 層７と第１のＳｉＯ2 層２をエッチングしてＳ
ｉ基板１に達する第２のコンタクトホールを形成すると
き、第１のコンタクトホール８のエッチングが進んでＰ
ｔＳｉ層６に達しても、ＰｔＳｉ層６がエッチングされ
ないため、アンチヒューズＰＲＯＭを構成するアモルフ
ァスシリコン層４が損傷を受けることがない。
【００２４】したがって、従来の技術において問題とな
っていたＰＲＯＭの書込み耐圧のばらつきを防止するこ
とができる。
っていたＰＲＯＭの書込み耐圧のばらつきを防止するこ
とができる。
【００２５】なお、上記のアモルファスシリコン層１４
は厳密な意味でのアモルファスに限定されるものではな
く、無定形、ガラス質、擬似アモルファス等と称されて
いる高抵抗のシリコン層もこれに含まれる。
は厳密な意味でのアモルファスに限定されるものではな
く、無定形、ガラス質、擬似アモルファス等と称されて
いる高抵抗のシリコン層もこれに含まれる。
【００２６】上記は、アンチヒューズＰＲＯＭについて
の実施例であるが、本発明は、それに限定されず、ゲー
トアレイやスタンダードセル方式等のセミカスタム集積
回路装置において、ユーザからの仕様に基づいて所要の
配線を行う場合にも適用できる。
の実施例であるが、本発明は、それに限定されず、ゲー
トアレイやスタンダードセル方式等のセミカスタム集積
回路装置において、ユーザからの仕様に基づいて所要の
配線を行う場合にも適用できる。
【００２７】また、上記実施例においては、コンタクト
ホールが複数ある場合について説明したが、本発明は、
その場合に限られず、アモルファスシリコン層の上にコ
ンタクトホールを形成する場合に適用することができ
る。
ホールが複数ある場合について説明したが、本発明は、
その場合に限られず、アモルファスシリコン層の上にコ
ンタクトホールを形成する場合に適用することができ
る。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
コンタクトホールを形成する際、アモルファスシリコン
層がオーバーエッチングされるのを有効に防止でき、こ
のアモルファスシリコン層を電気回路の一部として使用
する電気回路装置の電気抵抗の増大やばらつき、特に、
このアモルファスシリコン層をアンチヒューズとして使
用するＰＲＯＭの書込み耐圧のばらつきを防止すること
ができるため、電気回路装置やＰＲＯＭの製造歩留りの
向上に寄与するところが大きい。
コンタクトホールを形成する際、アモルファスシリコン
層がオーバーエッチングされるのを有効に防止でき、こ
のアモルファスシリコン層を電気回路の一部として使用
する電気回路装置の電気抵抗の増大やばらつき、特に、
このアモルファスシリコン層をアンチヒューズとして使
用するＰＲＯＭの書込み耐圧のばらつきを防止すること
ができるため、電気回路装置やＰＲＯＭの製造歩留りの
向上に寄与するところが大きい。
【図１】（Ａ）〜（Ｅ）は一実施例のアンチヒューズＰ
ＲＯＭの製造工程説明図である。
ＲＯＭの製造工程説明図である。
【図２】従来のアンチヒューズを用いたＰＲＯＭの構成
説明図である。
説明図である。
【図３】（Ａ）、（Ｂ）は、従来のアンチヒューズを用
いたＰＲＯＭの製造段階の説明図である。
いたＰＲＯＭの製造段階の説明図である。
１ Ｓｉ基板 ２ 第１のＳｉＯ2 層 ３ ＰＲＯＭセル用開口 ４ アモルファスシリコン層 ５ Ｐｔ層 ６ ＰｔＳｉ層 ７ 第２のＳｉＯ2 層 ８ 第１のコンタクトホール ９ 第２のコンタクトホール
Claims (2)
- 【請求項１】 導電性基板の上に第１の絶縁膜を堆積す
る工程と、該第１の絶縁膜に該導電性基板に達する開口
を形成する工程と、該開口の近傍領域にアモルファスシ
リコン層を形成する工程と、該導電性基板の該開口を含
む表面に白金層を堆積する工程と、該アモルファスシリ
コン層と該白金層とを反応させて白金シリサイド層を形
成する工程と、該アモルファスシリコン層と反応しなか
った白金層を除去する工程と、該導電性基板の上に第２
の絶縁膜を堆積する工程と、該第２の絶縁膜に該白金シ
リサイド層に達するコンタクトホールを形成する工程を
有することを特徴とするアンチヒューズを用いた電気回
路装置の製造方法。 - 【請求項２】 導電性基板の上に第１の絶縁膜を堆積す
る工程と、該第１の絶縁膜に該導電性基板に達する開口
を形成する工程と、該開口の近傍領域にアモルファスシ
リコン層を形成する工程と、該導電性基板の該開口を含
む表面に白金層を堆積する工程と、該アモルファスシリ
コン層と該白金層とを反応させて白金シリサイド層を形
成する工程と、該アモルファスシリコン層と反応しなか
った白金層を除去する工程と、該導電性基板の上に第２
の絶縁膜を堆積する工程と、該第２の絶縁膜に該白金シ
リサイド層に達するコンタクトホールを形成する工程を
有することを特徴とするアンチヒューズを用いたＰＲＯ
Ｍの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18110591A JPH05121555A (ja) | 1991-07-22 | 1991-07-22 | アンチヒユーズを用いた電気回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18110591A JPH05121555A (ja) | 1991-07-22 | 1991-07-22 | アンチヒユーズを用いた電気回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121555A true JPH05121555A (ja) | 1993-05-18 |
Family
ID=16094936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18110591A Withdrawn JPH05121555A (ja) | 1991-07-22 | 1991-07-22 | アンチヒユーズを用いた電気回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10121240C1 (de) * | 2001-04-30 | 2002-06-27 | Infineon Technologies Ag | Verfahren zur Herstellung für eine integrierte Schaltung, insbesondere eine Anti-Fuse, und entsprechende integrierte Schaltung |
-
1991
- 1991-07-22 JP JP18110591A patent/JPH05121555A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10121240C1 (de) * | 2001-04-30 | 2002-06-27 | Infineon Technologies Ag | Verfahren zur Herstellung für eine integrierte Schaltung, insbesondere eine Anti-Fuse, und entsprechende integrierte Schaltung |
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