JPH0511478U - 電子部品 - Google Patents

Abstract

(57)【要約】 【目的】 小さな実装面積で回路素子を実装でき、さら
にこの回路素子を配線パターンに最短距離で接続して高
周波特性を乱すことなく、小型化できること。 【構成】 印刷配線基板１表面１ａに信号配線パターン
２が、裏面１ｂ全面にアースパターン３が設けられる。
印刷配線基板１のチップ状回路素子１０が配置される箇
所に表裏に貫通する貫通孔６が設けられる。この貫通孔
６にチップ状回路素子１０が収容され、このチップ状回
路素子１０の端子１０ａ，１０ｂはそれぞれ信号配線パ
ターン２、アースパターン３に最短距離で固定接続する
ことができる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、印刷配線基板上に設けられる電子部品に関し、特に実装面積の縮小 化を図ることができる電子部品に関する。

【０００２】

【従来の技術】

図３（ａ），（ｂ）に示すのは、従来の電子部品２５を示す平面図、及び側面 図である。 印刷配線基板２０は、表面２０ａに所定の信号配線パターン２１がパターン形 成されているとともに、裏面２０ｂ全面には、アースパターン２２が形成されて いる。この信号配線パターン２１上には所定のチップ状回路素子２３，２４が半 田付け等で固定接続されて電子回路が形成されている。

【０００３】 この電子回路を形成するにあたり、表面２０ａの信号配線パターン２１と裏面 ２０ｂのアースパターン２２との間には、スルーホール２０ｃが貫通形成されて おり、この信号配線パターン２１の供給端２１ａに所定電圧＋Ｖを加えアースパ ターン２２の一部を接地することにより、この電子部品２５は所定の信号処理動 作を行うことができる。

【０００４】 ところで、近年の回路素子２３，２４の小型化（チップ化）は、電子部品２５ 全体の小型化が促進されており、これによる印刷配線基板２０の小型化、および 信号配線パターン２１の高密度化が必要とされている。このため同時にチップ状 回路素子２３，２４が高周波化されてきているため、信号損失、雑音の低減化を 鑑みつつ信号配線パターン２１を作成しなければならない注意点がある。

【０００５】

【考案が解決しようとする課題】

しかしながら、従来の電子部品２５では、上述した小型化に限界を生じた。す なわち、チップ状回路素子２３，２４が小型化されても、実際の実装面積はチッ プ状回路素子２３，２４の表面積及びスルーホール２０ｃ分の信号配線パターン ２１が必要とされるからである。 さらにこのスルーホール２０ｃは、通常、印刷配線基板２０の表面２０ａ上の 周囲にランド２０ｃａを有しているため、上記実装面積の縮小化の妨げとなって いる。 また、従来の電子部品２５の構造では、各々のチップ状回路素子２３，２４は 、スルーホール２０ｃのみを介する接地となり易い欠点を生じ、アース距離が長 くなりやすかった。同時に、高周波特性の低下や、雑音の発生を招きやすい。

【０００６】 本考案は、上記問題点に鑑みてなされたものであって、半導体集積回路および チップ状回路素子の実装面積を少なくすることができ、さらにチップ状回路素子 と信号配線パターン、アースパターンとをいずれも最短距離で接続できるととも に高周波特性を改善でき、さらに小型化できる電子部品を提供することを目的と している。

【０００７】

【課題を解決するための手段】

上記目的を達成するため、本考案の電子部品は、印刷配線基板１に複数の端子 を有した半導体集積回路４および複数のチップ状回路素子１０を搭載することに より所望の電気的処理を行う電子部品５であって、 前記印刷配線基板の表面１ａには、信号配線パターン２が形成され、裏面１ｂ 全面にアースパターン３又は電源配線パターンが形成されるとともに、印刷配線 基板１の表裏面間には、前記チップ状回路素子１０の少なくとも１個のチップ状 回路素子１０が収容される貫通された貫通孔６が形成され、前記貫通孔６に収容 されたチップ状回路素子１０の両端子１０ａ，１０ｂを各々前記信号配線パター ン２、及びアースパターン３に電気的に接続したことを特徴としている。

【０００８】

【作用】

印刷配線基板１に設けられた貫通孔６には、チップ状回路素子１０が収容自在 である。チップ状回路素子１０収容後、端子１０ａを表面１ａの信号配線パター ン２側に、また端子１０ｂを裏面１ｂのアースパターン３側にそれぞれ半田付け 等で接続固定するのみでこのチップ状回路素子１０は、電気的な接続がなされた ことになるとともに、最短距離で接続することができる。

【０００９】

【実施例】

図１（ａ），（ｂ）は、各々本考案による電子部品５を示す平面図、及び側面 図である。 印刷配線基板１は、表面１ａに所定の信号配線パターン２がパターン形成され ているとともに、裏面１ｂ全面には、アースパターン３が形成されている。 この印刷配線基板１には、所定の半導体集積回路４、チップ状回路素子１０が 搭載されて電子回路が形成されている。

【００１０】 信号配線パターン２がレイアウトされた後、チップ状の抵抗体、コンデンサ等 両面にそれぞれ端子部４ａ，４ｂを有するチップ状回路素子１０については、配 置される箇所部分には印刷配線基板１の表裏に貫通する貫通孔６を形成する。 この貫通孔６は、図２の部分斜視図に示す如く、対応するチップ状回路素子１ ０の形状に対応して形成されている。また、表面１ａ上の信号配線パターン２の 接続部２ｂは、この貫通孔６の端部位置まで導出されている。

【００１１】 このチップ状回路素子１０に設けられた一方の端子１０ａは、表面１ａ上の信 号配線パターン２の接続部２ｂに対して箇所Ａ部分が半田付け、あるいは導電接 着剤を用いて固定接続される。アースパターン３に対しても同様にチップ状回路 素子１０の他方の端子１０ｂを固定接続する。 これにより、チップ状回路素子１０は、印刷配線基板１内に収容された形とな り、不要な配線パターンの引回し、特にスルーホールを用いることなく、高密度 に実装できるとともに、いずれの端子１０ａ，１０ｂも最短距離でそれぞれの配 線パターンに接続することができる。

【００１２】 尚、電子回路５を形成するにあたり、比較的大型で面積をとるＩＣ等の半導体 集積回路４は、貫通孔６内に収容できないため、この大型の半導体集積回路４の 至近部には、表面１ａの信号配線パターン２と裏面１ｂのアースパターン３との 間にスルーホール１ｃを貫通形成させることが望ましい。

【００１３】 そして、信号配線パターン２の供給端２ａに所定電圧＋Ｖを加えアースパター ン３の一部を接地することにより、この電子部品５は所定の信号処理動作を行う ことができるが、チップ状回路素子１０は、いずれも最短距離で配線パターンに 接続されているから、チップ状回路素子１０が有する高周波特性に影響を与える ことがないとともに、低雑音化を図ることができる。

【００１４】

【考案の効果】

本考案の電子部品によれば、チップ状回路素子は印刷配線基板内に収容されて この基板の表裏の配線パターンに直接、固定接続される構成であるから、不要な 配線の引回しがなく最短距離で配線パターンに接続でき、高周波特性を劣化させ ることなく小型化された電子部品を得ることができる効果を有する。 これにより、配線パターンの簡略化、さらに配線パターンの高密度化を達成す ることもできる。

【図面の簡単な説明】

【図１】（ａ）は本考案の電子部品の実施例を示す平面
図、（ｂ）は同側面図。

【図２】同電子部品を示す部分斜視図。

【図３】（ａ）は従来の電子部品を示す平面図、（Ｂ）
は同側面図。

【符号の説明】

１…印刷配線基板、１ａ…表面、１ｂ…裏面、１ｃ…ス
ルーホール、２…信号配線パターン、３…アースパター
ン、４…半導体集積回路、５…電子部品、６…貫通孔、
１０…チップ状回路素子、１０ａ，１０ｂ…端子。

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】 印刷配線基板（１）に複数の端子を有し
   た半導体集積回路（４）および複数のチップ状回路素子
   （１０）を搭載することにより所望の電気的処理を行う
   電子部品（５）であって、 前記印刷配線基板の表面（１ａ）には、信号配線パター
   ン（２）が形成され、裏面（１ｂ）全面にアースパター
   ン（３）又は電源配線パターンが形成されるとともに、
   印刷配線基板の表裏面間には、前記チップ状回路素子の
   少なくとも１個のチップ状回路素子が収容される貫通さ
   れた貫通孔（６）が形成され、前記貫通孔に収容された
   チップ状回路素子の両端子（１０ａ，１０ｂ）を各々前
   記信号配線パターン、及びアースパターンに電気的に接
   続したことを特徴とする電子部品。