JPH05102170A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05102170A JPH05102170A JP26016991A JP26016991A JPH05102170A JP H05102170 A JPH05102170 A JP H05102170A JP 26016991 A JP26016991 A JP 26016991A JP 26016991 A JP26016991 A JP 26016991A JP H05102170 A JPH05102170 A JP H05102170A
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Abstract
(57)【要約】
【目的】バイポーラトランジスタのベース引き出し電極
を２層構造にして低抵抗化をはかるとともにエミッタ・
ベース表面再結合電流の発生を抑える。 【構成】ベース引き出し用Ｐ+ 型ポリシリコン５上にシ
リサイド層６を、Ｐ+ 型ポリシリコン５よりも小さく内
側になるように形成する。
を２層構造にして低抵抗化をはかるとともにエミッタ・
ベース表面再結合電流の発生を抑える。 【構成】ベース引き出し用Ｐ+ 型ポリシリコン５上にシ
リサイド層６を、Ｐ+ 型ポリシリコン５よりも小さく内
側になるように形成する。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラ型半導体装置
およびその製造方法に関するものである。
およびその製造方法に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタの持つ高速動作
および高駆動能力を充分に引き出すためには、トランジ
スタの各電極の引き出し寄生抵抗および各電極間の寄生
容量を極力小さくすることが必要である。
および高駆動能力を充分に引き出すためには、トランジ
スタの各電極の引き出し寄生抵抗および各電極間の寄生
容量を極力小さくすることが必要である。
【０００３】従来のバイポーラトランジスタは図４に示
すように、Ｐ+ 型ポリシリコン５がベース引き出し電極
として用いられ、エミッタ引き出し電極１０はベース引
き出し電極５と第１の絶縁膜７および第５の絶縁膜１７
を介してセルフアラインに形成されている。
すように、Ｐ+ 型ポリシリコン５がベース引き出し電極
として用いられ、エミッタ引き出し電極１０はベース引
き出し電極５と第１の絶縁膜７および第５の絶縁膜１７
を介してセルフアラインに形成されている。
【０００４】近年、ベース引き出し部の抵抗を低減する
ため、タングステンシリサイドやモリブデンシリサイド
などとポリシリコンとを積層した構造（以下ポリサイド
構造またはポリサイドと記す）が提案されている。
ため、タングステンシリサイドやモリブデンシリサイド
などとポリシリコンとを積層した構造（以下ポリサイド
構造またはポリサイドと記す）が提案されている。
【０００５】
【発明が解決しようとする課題】ベース引き出し電極に
ポリシリコンを用いた場合、シート抵抗を低減するには
ポリシリコン膜厚を厚くする必要がある。これを厚くす
るとエミッタ開口のアスペクト比が大きくなり同時にエ
ミッタ抵抗も高くなるので、高速動作・高駆動能力を実
現することが難しくなる。
ポリシリコンを用いた場合、シート抵抗を低減するには
ポリシリコン膜厚を厚くする必要がある。これを厚くす
るとエミッタ開口のアスペクト比が大きくなり同時にエ
ミッタ抵抗も高くなるので、高速動作・高駆動能力を実
現することが難しくなる。
【０００６】一方、ベース引き出し電極にポリサイドを
用いるということが試みられている。リアクティブイオ
ンエッチングによりポリサイドをエッチングしてエミッ
タ開口を形成する。このときバイポーラトランジスタの
ベース領域の表面が露出してリアクティブイオンエッチ
ングによりダメージを受ける。このダメージが原因とな
って、ベース領域に形成されるエミッタ・ベース接合の
表面再結合電流が増大し、バイポーラトランジスタの電
流増幅率が低下するという問題があった。
用いるということが試みられている。リアクティブイオ
ンエッチングによりポリサイドをエッチングしてエミッ
タ開口を形成する。このときバイポーラトランジスタの
ベース領域の表面が露出してリアクティブイオンエッチ
ングによりダメージを受ける。このダメージが原因とな
って、ベース領域に形成されるエミッタ・ベース接合の
表面再結合電流が増大し、バイポーラトランジスタの電
流増幅率が低下するという問題があった。
【０００７】この表面再結合電流はベース引き出し電極
にポリサイドを用いた際に特に顕著に見られる。実際の
エッチング時間に比例してバイポーラトランジスタの特
性が劣化するという信頼性上に重大な問題が生じてい
る。
にポリサイドを用いた際に特に顕著に見られる。実際の
エッチング時間に比例してバイポーラトランジスタの特
性が劣化するという信頼性上に重大な問題が生じてい
る。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
一導電型シリコン基板上の逆導電型エピタキシャル層の
表面に、一導電型ベース領域を囲んで一導電型外部ベー
ス領域が形成され、前記一導電型ベース領域の内側に逆
導電型エミッタ領域が形成され、前記外部ベース領域表
面にベース引き出し用の一導電型の第１の導電膜が形成
され、前記第１の導電膜表面の内側に第２の導電膜が形
成され、前記第１の導電膜および前記第２の導電膜の側
面を囲む絶縁膜を隔てて前記エミッタ領域表面に逆導電
型の第３の導電膜が形成されたバイポーラトランジスタ
を含むものである。
一導電型シリコン基板上の逆導電型エピタキシャル層の
表面に、一導電型ベース領域を囲んで一導電型外部ベー
ス領域が形成され、前記一導電型ベース領域の内側に逆
導電型エミッタ領域が形成され、前記外部ベース領域表
面にベース引き出し用の一導電型の第１の導電膜が形成
され、前記第１の導電膜表面の内側に第２の導電膜が形
成され、前記第１の導電膜および前記第２の導電膜の側
面を囲む絶縁膜を隔てて前記エミッタ領域表面に逆導電
型の第３の導電膜が形成されたバイポーラトランジスタ
を含むものである。
【０００９】また第１の導電膜および第３の導電膜が、
ポリシリコンおよびアモルファスファスシリコンのうち
の１つであり、第２の導電膜が高融点金属および高融点
金属とシリコンとの化合物のうちの１つである。
ポリシリコンおよびアモルファスファスシリコンのうち
の１つであり、第２の導電膜が高融点金属および高融点
金属とシリコンとの化合物のうちの１つである。
【００１０】本発明の半導体装置の製造方法は、一導電
型シリコン基板の一主面上に逆導電型埋込層を形成した
のち、全面に逆導電型エピタキシャル層を成長する工程
と、選択酸化法により素子分離領域を形成したのち、逆
導電型コレクタ引き上げ部を形成する工程と、全面に一
導電型ポリシリコンを堆積したのち、シリサイド層を堆
積する工程と、全面に第１の絶縁膜を堆積したのち、ベ
ース引き出し電極予定領域を覆うレジストをマスクとし
て前記第１の絶縁膜および前記シリサイド層をエッチン
グする工程と、全面に第２の絶縁膜を堆積してからエッ
チバックして前記第１の絶縁膜および前記シリサイド層
に側壁を形成する工程と、前記第１の絶縁膜および前記
第２の絶縁膜をマスクとして前記一導電型ポリシリコン
をエッチングする工程と、一導電型の真性ベース領域を
形成したのち、全面に第３の絶縁膜を形成してからエッ
チバックして前記第２の絶縁膜および前記一導電型ポリ
シリコンに側壁を形成する工程と、全面に逆導電型ポリ
シリコンを形成してからパターニングしてエミッタ引き
出し電極を形成する工程とを含むものである。
型シリコン基板の一主面上に逆導電型埋込層を形成した
のち、全面に逆導電型エピタキシャル層を成長する工程
と、選択酸化法により素子分離領域を形成したのち、逆
導電型コレクタ引き上げ部を形成する工程と、全面に一
導電型ポリシリコンを堆積したのち、シリサイド層を堆
積する工程と、全面に第１の絶縁膜を堆積したのち、ベ
ース引き出し電極予定領域を覆うレジストをマスクとし
て前記第１の絶縁膜および前記シリサイド層をエッチン
グする工程と、全面に第２の絶縁膜を堆積してからエッ
チバックして前記第１の絶縁膜および前記シリサイド層
に側壁を形成する工程と、前記第１の絶縁膜および前記
第２の絶縁膜をマスクとして前記一導電型ポリシリコン
をエッチングする工程と、一導電型の真性ベース領域を
形成したのち、全面に第３の絶縁膜を形成してからエッ
チバックして前記第２の絶縁膜および前記一導電型ポリ
シリコンに側壁を形成する工程と、全面に逆導電型ポリ
シリコンを形成してからパターニングしてエミッタ引き
出し電極を形成する工程とを含むものである。
【００１１】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。
〜（ｃ）を参照して説明する。
【００１２】図１（ｃ）に示すように、Ｎ型エピタキシ
ャル層４内に形成された外部ベース領域１３に接続した
Ｐ+ 型ポリシリコン５とシリサイド層６とを堆積したベ
ース引き出し電極が形成されている。またエミッタ拡散
領域１６上にエミッタ引き出し電極が形成されている。
さらにベース引き出し電極とエミッタ引き出し電極１０
は絶縁膜７，８，９によって絶縁されている。
ャル層４内に形成された外部ベース領域１３に接続した
Ｐ+ 型ポリシリコン５とシリサイド層６とを堆積したベ
ース引き出し電極が形成されている。またエミッタ拡散
領域１６上にエミッタ引き出し電極が形成されている。
さらにベース引き出し電極とエミッタ引き出し電極１０
は絶縁膜７，８，９によって絶縁されている。
【００１３】このバイポーラトランジスタはつぎのよう
にして形成される。
にして形成される。
【００１４】はじめに図１（ａ）に示すように、Ｐ型半
導体基板１上に砒素などの不純物を導入してＮ+ 型埋込
層２を形成し、Ｎ型エピタキシャル層３を成長し、選択
酸化法により素子分離領域４を形成する。つぎにイオン
注入によりＮ+ 型コレクタ領域１５を形成し、さらにＣ
ＶＤにより厚さ８０〜１５０ｎｍのポリシリコンを形成
したのちボロンなどのＰ型不純物をドープしてＰ+ 型ポ
リシリコン５を形成する。つぎに厚さ５０〜１５０ｎｍ
のタングステンまたはモリブデンなどの高融点金属とシ
リコンとの化合物６（以下シリサイドと記す）を形成
し、厚さ１５０〜２００ｎｍの二酸化シリコンまたは窒
化シリコンからなる第１の絶縁膜７を堆積する。つぎに
フォトレジスト（図示せず）をマスクとして第１の絶縁
膜７およびシリサイド層６を異方性エッチングによりパ
ターニングしてから厚さ５０〜２００ｎｍの二酸化シリ
コンまたは窒化シリコンからなる第２の絶縁膜８を堆積
する。
導体基板１上に砒素などの不純物を導入してＮ+ 型埋込
層２を形成し、Ｎ型エピタキシャル層３を成長し、選択
酸化法により素子分離領域４を形成する。つぎにイオン
注入によりＮ+ 型コレクタ領域１５を形成し、さらにＣ
ＶＤにより厚さ８０〜１５０ｎｍのポリシリコンを形成
したのちボロンなどのＰ型不純物をドープしてＰ+ 型ポ
リシリコン５を形成する。つぎに厚さ５０〜１５０ｎｍ
のタングステンまたはモリブデンなどの高融点金属とシ
リコンとの化合物６（以下シリサイドと記す）を形成
し、厚さ１５０〜２００ｎｍの二酸化シリコンまたは窒
化シリコンからなる第１の絶縁膜７を堆積する。つぎに
フォトレジスト（図示せず）をマスクとして第１の絶縁
膜７およびシリサイド層６を異方性エッチングによりパ
ターニングしてから厚さ５０〜２００ｎｍの二酸化シリ
コンまたは窒化シリコンからなる第２の絶縁膜８を堆積
する。
【００１５】つぎに図１（ｂ）に示すように、異方性エ
ッチングにより第１の絶縁膜７およびシリサイド層６の
側壁に第２の絶縁膜８を残す。つぎに異方性エッチング
により第１および第２の絶縁膜７，８をマスクとしてＰ
+ 型ポリシリコン５をパターニングする。つぎにイオン
注入などにより真性ベース領域１４を形成したのち、厚
さ１００〜２００ｎｍの二酸化シリコンまたは窒化シリ
コンからなる第３の絶縁膜９を堆積し、異方性エッチン
グを行なって第２の絶縁膜８およびＰ+ 型ポリシリコン
５に側壁９を残す。
ッチングにより第１の絶縁膜７およびシリサイド層６の
側壁に第２の絶縁膜８を残す。つぎに異方性エッチング
により第１および第２の絶縁膜７，８をマスクとしてＰ
+ 型ポリシリコン５をパターニングする。つぎにイオン
注入などにより真性ベース領域１４を形成したのち、厚
さ１００〜２００ｎｍの二酸化シリコンまたは窒化シリ
コンからなる第３の絶縁膜９を堆積し、異方性エッチン
グを行なって第２の絶縁膜８およびＰ+ 型ポリシリコン
５に側壁９を残す。
【００１６】つぎに図１（ｃ）に示すように、ポリシリ
コンを堆積してからＮ型不純物をドーピングしたのちパ
ターニングしてエミッタ引き出し電極１０を形成する。
つぎにＣＶＤにより第４の絶縁膜１１を堆積してからコ
ンタクトを開口し電極１２を形成することにより素子部
が完成する。
コンを堆積してからＮ型不純物をドーピングしたのちパ
ターニングしてエミッタ引き出し電極１０を形成する。
つぎにＣＶＤにより第４の絶縁膜１１を堆積してからコ
ンタクトを開口し電極１２を形成することにより素子部
が完成する。
【００１７】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。
２（ａ）〜（ｃ）を参照して説明する。
【００１８】はじめに図２（ａ）に示すように、Ｐ型半
導体基板１上にＮ+ 型埋込層２を形成し、Ｎ型エピタキ
シャル層３を成長したのち、選択酸化法により素子分離
領域４を形成する。つぎにイオン注入によりＮ+ 型コレ
クタ領域１５を形成し、ＣＶＤにより厚さ８０〜１５０
ｎｍのポリシリコンを堆積し、ボロンなどのＰ型不純物
をドープしてＰ+ 型ポリシリコン５を堆積する。
導体基板１上にＮ+ 型埋込層２を形成し、Ｎ型エピタキ
シャル層３を成長したのち、選択酸化法により素子分離
領域４を形成する。つぎにイオン注入によりＮ+ 型コレ
クタ領域１５を形成し、ＣＶＤにより厚さ８０〜１５０
ｎｍのポリシリコンを堆積し、ボロンなどのＰ型不純物
をドープしてＰ+ 型ポリシリコン５を堆積する。
【００１９】つぎに厚さ５０〜１５０ｎｍのタングステ
ンまたはモリブデンのシリサイド層６を堆積し、厚さ１
５０〜２００ｎｍの二酸化シリコンまたは窒化シリコン
からなる第１の絶縁膜７を堆積する。つぎにフォトレジ
スト（図示せず）をマスクとして第１の絶縁膜７および
シリサイド層６を異方性エッチングによりパターニング
する。つぎにアンモニアおよび過酸化水素の混合液でシ
リサイド層６を５０〜１００ｎｍサイドエッチングす
る。
ンまたはモリブデンのシリサイド層６を堆積し、厚さ１
５０〜２００ｎｍの二酸化シリコンまたは窒化シリコン
からなる第１の絶縁膜７を堆積する。つぎにフォトレジ
スト（図示せず）をマスクとして第１の絶縁膜７および
シリサイド層６を異方性エッチングによりパターニング
する。つぎにアンモニアおよび過酸化水素の混合液でシ
リサイド層６を５０〜１００ｎｍサイドエッチングす
る。
【００２０】つぎに図２（ｂ）に示すように、第１の絶
縁膜７をマスクとしてＰ+ 型ポリシリコン５を異方性エ
ッチングしてから、イオン注入により真性ベース領域１
４を形成する。つぎに厚さ１５０〜２００ｎｍの第５の
絶縁膜１７を堆積し、異方性エッチングを行なって第１
の絶縁膜７、シリサイド層６およびＰ+ 型ポリシリコン
５の側壁１７を形成する。
縁膜７をマスクとしてＰ+ 型ポリシリコン５を異方性エ
ッチングしてから、イオン注入により真性ベース領域１
４を形成する。つぎに厚さ１５０〜２００ｎｍの第５の
絶縁膜１７を堆積し、異方性エッチングを行なって第１
の絶縁膜７、シリサイド層６およびＰ+ 型ポリシリコン
５の側壁１７を形成する。
【００２１】第１の実施例ではＰ+ 型ポリシリコン５の
エミッタ開口の幅がマスクサイズよりもかなり狭くなる
のに対し、第２の実施例ではマスクサイズに近い幅に開
口できるという利点がある。エミッタスリットのアスペ
クト比を小さくしてエミッタ抵抗を低減できる。
エミッタ開口の幅がマスクサイズよりもかなり狭くなる
のに対し、第２の実施例ではマスクサイズに近い幅に開
口できるという利点がある。エミッタスリットのアスペ
クト比を小さくしてエミッタ抵抗を低減できる。
【００２２】いずれもベース引き出し電極にポリシリコ
ンを用いているがアモルファスシリコンを用いることも
できる。またベース引き出し電極のポリシリコン上に高
融点金属とシリコンとの化合物を形成する代わりに高融
点金属を形成することもできる。
ンを用いているがアモルファスシリコンを用いることも
できる。またベース引き出し電極のポリシリコン上に高
融点金属とシリコンとの化合物を形成する代わりに高融
点金属を形成することもできる。
【００２３】
【発明の効果】エミッタ開口を形成するときリアクティ
ブイオンエッチングによるエミッタ・ベース接合の表面
再結合電流が、ポリシリコンよりもポリサイドを用いた
とき著しい。そこでポリサイドのエッチングを２段階に
し、シリサイドを側壁絶縁膜で覆うか、またはシリサイ
ドの上面を覆う絶縁膜よりもサイドエッチングすること
により、ベース領域のシリコン基板へのダメージを減少
させた。
ブイオンエッチングによるエミッタ・ベース接合の表面
再結合電流が、ポリシリコンよりもポリサイドを用いた
とき著しい。そこでポリサイドのエッチングを２段階に
し、シリサイドを側壁絶縁膜で覆うか、またはシリサイ
ドの上面を覆う絶縁膜よりもサイドエッチングすること
により、ベース領域のシリコン基板へのダメージを減少
させた。
【００２４】その結果、図３（ａ）に示す従来の電流・
電圧特性に比べて、図３（ｂ）に示す本発明の電流・電
圧特性は表面再結合電流が増大するのを防いでいること
がわかる。ベース引き出し電極にポリサイドを用いるこ
とにより、ベース引き出し電極の抵抗をさらに低減する
ことができる。
電圧特性に比べて、図３（ｂ）に示す本発明の電流・電
圧特性は表面再結合電流が増大するのを防いでいること
がわかる。ベース引き出し電極にポリサイドを用いるこ
とにより、ベース引き出し電極の抵抗をさらに低減する
ことができる。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】（ａ）は従来のポリサイド引き出し電極を用い
たバイポーラトランジスタの電流・電圧特性を示すグラ
フである。（ｂ）は本発明のバイポーラトランジスタの
電流・電圧特性を示すグラフである。
たバイポーラトランジスタの電流・電圧特性を示すグラ
フである。（ｂ）は本発明のバイポーラトランジスタの
電流・電圧特性を示すグラフである。
【図４】従来のバイポーラトランジスタを示す断面図で
ある。
ある。
１ Ｐ型半導体基板 ２ Ｎ+ 型埋込層 ３ Ｎ型エピタキシャル層 ４ 素子分離領域 ５ Ｐ+ 型ポリシリコン ６ シリサイド層 ７ 第１の絶縁膜 ８ 第２の絶縁膜 ９ 第３の絶縁膜 １０ エミッタ引き出し電極 １１ 第４の絶縁膜 １２ 電極 １３ 外部ベース領域 １４ 真性ベース領域 １５ Ｎ+ 型コレクタ領域 １６ エミッタ拡散領域 １７ 第５の絶縁膜
Claims (3)
- 【請求項１】 一導電型シリコン基板上の逆導電型エピ
タキシャル層の表面に、一導電型ベース領域を囲んで一
導電型外部ベース領域が形成され、前記一導電型ベース
領域の内側に逆導電型エミッタ領域が形成され、前記外
部ベース領域表面にベース引き出し用の一導電型の第１
の導電膜が形成され、前記第１の導電膜表面の内側に第
２の導電膜が形成され、前記第１の導電膜および前記第
２の導電膜の側面を囲む絶縁膜を隔てて前記エミッタ領
域表面に逆導電型の第３の導電膜が形成されたバイポー
ラトランジスタを含む半導体装置。 - 【請求項２】 第１の導電膜および第３の導電膜が、ポ
リシリコンおよびアモルファスファスシリコンのうちの
１つであり、第２の導電膜が高融点金属および高融点金
属とシリコンとの化合物のうちの１つである請求項１記
載の半導体装置。 - 【請求項３】 一導電型シリコン基板の一主面上に逆導
電型埋込層を形成したのち、全面に逆導電型エピタキシ
ャル層を成長する工程と、選択酸化法により素子分離領
域を形成したのち、逆導電型コレクタ引き上げ部を形成
する工程と、全面に一導電型ポリシリコンを堆積したの
ち、シリサイド層を堆積する工程と、全面に第１の絶縁
膜を堆積したのち、ベース引き出し電極予定領域を覆う
レジストをマスクとして前記第１の絶縁膜および前記シ
リサイド層をエッチングする工程と、全面に第２の絶縁
膜を堆積してからエッチバックして前記第１の絶縁膜お
よび前記シリサイド層に側壁を形成する工程と、前記第
１の絶縁膜および前記第２の絶縁膜をマスクとして前記
一導電型ポリシリコンをエッチングする工程と、一導電
型の真性ベース領域を形成したのち、全面に第３の絶縁
膜を堆積してからエッチバックして前記第２の絶縁膜お
よび前記一導電型ポリシリコンに側壁を形成する工程
と、全面に逆導電型ポリシリコンを形成してからパター
ニングしてエミッタ引き出し電極を形成する工程とを含
む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26016991A JP3185276B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26016991A JP3185276B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102170A true JPH05102170A (ja) | 1993-04-23 |
| JP3185276B2 JP3185276B2 (ja) | 2001-07-09 |
Family
ID=17344285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26016991A Expired - Fee Related JP3185276B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185276B2 (ja) |
-
1991
- 1991-10-08 JP JP26016991A patent/JP3185276B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3185276B2 (ja) | 2001-07-09 |
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