JPH05101004A - マルチボードシステム - Google Patents
マルチボードシステムInfo
- Publication number
- JPH05101004A JPH05101004A JP26025291A JP26025291A JPH05101004A JP H05101004 A JPH05101004 A JP H05101004A JP 26025291 A JP26025291 A JP 26025291A JP 26025291 A JP26025291 A JP 26025291A JP H05101004 A JPH05101004 A JP H05101004A
- Authority
- JP
- Japan
- Prior art keywords
- board
- address
- signal
- mode
- slot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 各スロットに挿入されたボ―ドを選択するた
めの信号線を専用化せずに、ディジ―チェ―ン信号線を
使用して各ボ―ドに任意のボ―ドアドレスを設定できる
ようにすること。 【構成】 ＣＰＵを有するＣＰＵボ―ド（61）と共通バ
ス（80）により、ＣＰＵボ―ド（61）に接続される複数
のスレ―ブボ―ド（62）と、各ボ―ド間がディジ―チェ
―ン信号線（82）で接続されたマルチボ―ドシステムに
おいて、ディジ―チェ―ン信号線（82）により順次１つ
のスレ―ブボ―ド（62）のみのボ―ドアドレスの書き込
みを可能とし、ＣＰＵボ―ド（61）からボ―ドアドレス
が設定されるボ―ドアドレス設定手段（83）を設けたも
の。
めの信号線を専用化せずに、ディジ―チェ―ン信号線を
使用して各ボ―ドに任意のボ―ドアドレスを設定できる
ようにすること。 【構成】 ＣＰＵを有するＣＰＵボ―ド（61）と共通バ
ス（80）により、ＣＰＵボ―ド（61）に接続される複数
のスレ―ブボ―ド（62）と、各ボ―ド間がディジ―チェ
―ン信号線（82）で接続されたマルチボ―ドシステムに
おいて、ディジ―チェ―ン信号線（82）により順次１つ
のスレ―ブボ―ド（62）のみのボ―ドアドレスの書き込
みを可能とし、ＣＰＵボ―ド（61）からボ―ドアドレス
が設定されるボ―ドアドレス設定手段（83）を設けたも
の。
Description
【０００１】
【産業上の利用分野】本発明は、マルチボ―ドシステム
に係り、特に、ボ―ドを挿入する各スロットに固有の番
号を規定せず、システムに予め備わっているディジ―チ
ェ―ン信号線によりスレ―ブボ―ドを指定して、各ボ―
ドに任意のアドレスを設定するようにしたマルチボ―ド
システムに関する。
に係り、特に、ボ―ドを挿入する各スロットに固有の番
号を規定せず、システムに予め備わっているディジ―チ
ェ―ン信号線によりスレ―ブボ―ドを指定して、各ボ―
ドに任意のアドレスを設定するようにしたマルチボ―ド
システムに関する。
【０００２】
【従来の技術】ＣＰＵボ―ドとスレ―ブボ―ドを各ボ―
ド共通のバスを介して接続するマルチボ―ドシステムに
おいては、個々のスレ―ブボ―ドに固有のアドレスを設
定しておかなければ、ＣＰＵボ―ドはアクセスすべきス
レ―ブボ―ドを指定することができない。
ド共通のバスを介して接続するマルチボ―ドシステムに
おいては、個々のスレ―ブボ―ドに固有のアドレスを設
定しておかなければ、ＣＰＵボ―ドはアクセスすべきス
レ―ブボ―ドを指定することができない。
【０００３】従来からスレ―ブボ―ドにアドレススイッ
チを設け、このアドレススッチで任意のアドレスを設定
することによりボ―ドアドレスの設定を行なう方式が多
く用いられているが、この方式は人手に頼るため、設定
ミスを起しやすいという欠点がある。また、24時間連続
稼働する必要があるノンストップ型コンピュ―タやコン
トロ―ラのように、障害が発生した際、即座にスレ―ブ
ボ―ドを交換しなければならない場合に、できるだけ複
雑な作業を軽減させる必要がある。そこで、ＣＰＵボ―
ドから各スレ―ブボ―ドに対して自動的にアドレスを設
定する方式が用いられるようになってきた。従来から用
いられているアドレス自動設定方式は、以下の２通りが
ある。
チを設け、このアドレススッチで任意のアドレスを設定
することによりボ―ドアドレスの設定を行なう方式が多
く用いられているが、この方式は人手に頼るため、設定
ミスを起しやすいという欠点がある。また、24時間連続
稼働する必要があるノンストップ型コンピュ―タやコン
トロ―ラのように、障害が発生した際、即座にスレ―ブ
ボ―ドを交換しなければならない場合に、できるだけ複
雑な作業を軽減させる必要がある。そこで、ＣＰＵボ―
ドから各スレ―ブボ―ドに対して自動的にアドレスを設
定する方式が用いられるようになってきた。従来から用
いられているアドレス自動設定方式は、以下の２通りが
ある。
【０００４】第１の方式を図４に示す。本マルチボ―ド
システムは、ＣＰＵボ―ド61、ｎ枚のスレ―ブボ―ド6
2、およびマザ―ボ―ド63から成り、マザ―ボ―ド上に
はスロット選択デコ―ド回路64、ｍ本のスロットアドレ
ス線65、ｎ本のスロット選択線66、アドレスバス68、デ
―タバス69、コントロ―ルバス67を有する。ＣＰＵボ―
ド61は、各スロットに対するアドレスをスロットアドレ
ス線65上に出力するとスロット選択デコ―ド回路64でデ
コ―ドされ、指定したスロットに対するスロット選択線
66がＯＮになる。この状態でデ―タバス69上に指定した
スロットに挿入されているスレ―ブボ―ド62に対するア
ドレスを出力することにより、アドレスを設定する。な
お、ｍ本のスロットアドレス線65は、アドレスバス68と
共用化することも可能である。
システムは、ＣＰＵボ―ド61、ｎ枚のスレ―ブボ―ド6
2、およびマザ―ボ―ド63から成り、マザ―ボ―ド上に
はスロット選択デコ―ド回路64、ｍ本のスロットアドレ
ス線65、ｎ本のスロット選択線66、アドレスバス68、デ
―タバス69、コントロ―ルバス67を有する。ＣＰＵボ―
ド61は、各スロットに対するアドレスをスロットアドレ
ス線65上に出力するとスロット選択デコ―ド回路64でデ
コ―ドされ、指定したスロットに対するスロット選択線
66がＯＮになる。この状態でデ―タバス69上に指定した
スロットに挿入されているスレ―ブボ―ド62に対するア
ドレスを出力することにより、アドレスを設定する。な
お、ｍ本のスロットアドレス線65は、アドレスバス68と
共用化することも可能である。
【０００５】第２の方式を図５に示す。本マルチボ―ド
システムは、ＣＰＵボ―ド61、ｎ枚のスレ―ブボ―ド6
2、およびマザ―ボ―ド63から成り、マザ―ボ―ド63上
にはアドレス設定バス71、アドレスバス68、デ―タバス
69、コントロ―ルバス67を有する。また、スレ―ブボ―
ド62上には、アドレス演算回路72を有する。ＣＰＵボ―
ドは、最も隣接する第１のスレ―ブボ―ドへある決めら
れた値の信号をアドレスとして伝達すると、第１のスレ
―ブボ―ドはその値を自ボ―ドアドレスとして設定す
る。その後、自ボ―ド内のアドレス演算回路よりその値
に対して加算等の演算を施してその結果を次ボ―ドのア
ドレスとして次の隣接するスレ―ブボ―ドへ伝達する。
以下同様にして順次アドレスを伝達してアドレスを設定
する。
システムは、ＣＰＵボ―ド61、ｎ枚のスレ―ブボ―ド6
2、およびマザ―ボ―ド63から成り、マザ―ボ―ド63上
にはアドレス設定バス71、アドレスバス68、デ―タバス
69、コントロ―ルバス67を有する。また、スレ―ブボ―
ド62上には、アドレス演算回路72を有する。ＣＰＵボ―
ドは、最も隣接する第１のスレ―ブボ―ドへある決めら
れた値の信号をアドレスとして伝達すると、第１のスレ
―ブボ―ドはその値を自ボ―ドアドレスとして設定す
る。その後、自ボ―ド内のアドレス演算回路よりその値
に対して加算等の演算を施してその結果を次ボ―ドのア
ドレスとして次の隣接するスレ―ブボ―ドへ伝達する。
以下同様にして順次アドレスを伝達してアドレスを設定
する。
【０００６】
【発明が解決しようとする課題】第１の方式では、各ス
ロットにスロット選択専用のスロット選択線66を設ける
ため、スロットの増加とともにこのスロット選択線66の
本数も増加させなければならない。
ロットにスロット選択専用のスロット選択線66を設ける
ため、スロットの増加とともにこのスロット選択線66の
本数も増加させなければならない。
【０００７】第２の方式では、第１の方式とは異なり各
スロットにスロット選択のための専用線を設ける必要は
ないが、逆に設定するアドレスの桁数に応じたアドレス
設定バス71が必要となる。また、各スレ―ブボ―ド内の
演算回路の共通化を図るためには、必ず昇順あるいは降
順のアドレスしか設定することができない。
スロットにスロット選択のための専用線を設ける必要は
ないが、逆に設定するアドレスの桁数に応じたアドレス
設定バス71が必要となる。また、各スレ―ブボ―ド内の
演算回路の共通化を図るためには、必ず昇順あるいは降
順のアドレスしか設定することができない。
【０００８】以上より従来の方式によれば、アドレス自
動設定のための専用線をマザ―ボ―ド上に施さなければ
ならず、設定するアドレスの範囲も制約されるという欠
点がある。
動設定のための専用線をマザ―ボ―ド上に施さなければ
ならず、設定するアドレスの範囲も制約されるという欠
点がある。
【０００９】本発明は、各スロットに挿入されたボ―ド
を選択するための信号線を専用化せずに汎用のティジ―
チェ―ン信号線を１本のみ使用して各ボ―ドに任意のア
ドレスを設定できるようにすることを目的とする。
を選択するための信号線を専用化せずに汎用のティジ―
チェ―ン信号線を１本のみ使用して各ボ―ドに任意のア
ドレスを設定できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明はスレ―ブボ―ドの動作を、アドレスを設定
する前の動作モ―ド（以下イニシャルモ―ドとする）と
アドレス設定後の動作モ―ド（以下リアルモ―ドとす
る）の２つの動作モ―ドに分け、スレ―ブボ―ドは自ボ
―ドがイニシャルモ―ドのときはディジ―チェ―ン信号
をスロット指定信号として認識し、アドレス設定が終了
してリアルモ―ドへ遷移するまで隣接する次ボ―ドへの
この信号レベルをＯＦＦにし、リアルモ―ドへ遷移した
後はこのディジ―チェ―ン信号のレベルをＯＮにして隣
接する次ボ―ドへ伝達するボ―ドアドレス設定手段を設
ける。
め、本発明はスレ―ブボ―ドの動作を、アドレスを設定
する前の動作モ―ド（以下イニシャルモ―ドとする）と
アドレス設定後の動作モ―ド（以下リアルモ―ドとす
る）の２つの動作モ―ドに分け、スレ―ブボ―ドは自ボ
―ドがイニシャルモ―ドのときはディジ―チェ―ン信号
をスロット指定信号として認識し、アドレス設定が終了
してリアルモ―ドへ遷移するまで隣接する次ボ―ドへの
この信号レベルをＯＦＦにし、リアルモ―ドへ遷移した
後はこのディジ―チェ―ン信号のレベルをＯＮにして隣
接する次ボ―ドへ伝達するボ―ドアドレス設定手段を設
ける。
【００１１】
【作用】システムの起動直後は全スレ―ブボ―ドに対し
てアドレス設定が行なわれていないため、すべてのスレ
―ブボ―ドをイニシャルモ―ドとする。また、各スレ―
ブボ―ドのディジ―チェ―ン信号線をプルアップしてい
るため、ＣＰＵに最も隣接する第１番目のスレ―ブボ―
ドのディジ―チェ―ン信号（以下スロット指定信号とす
る）レベルを、自動的にハイにする。この信号により第
１番目のスレ―ブボ―ドは自ボ―ドが選択されたと判断
するが、アドレス設定が終了するまではイニシャルモ―
ドを保つため、第２番目以降のスレ―ブボ―ドに対して
はスロット指定信号のレベルがＯＦＦで伝達される。し
たがって、システムを起動するのみで自動的にＣＰＵボ
―ドに最も隣接する第１番目のスレ―ブボ―ド１枚のみ
を選択できる。
てアドレス設定が行なわれていないため、すべてのスレ
―ブボ―ドをイニシャルモ―ドとする。また、各スレ―
ブボ―ドのディジ―チェ―ン信号線をプルアップしてい
るため、ＣＰＵに最も隣接する第１番目のスレ―ブボ―
ドのディジ―チェ―ン信号（以下スロット指定信号とす
る）レベルを、自動的にハイにする。この信号により第
１番目のスレ―ブボ―ドは自ボ―ドが選択されたと判断
するが、アドレス設定が終了するまではイニシャルモ―
ドを保つため、第２番目以降のスレ―ブボ―ドに対して
はスロット指定信号のレベルがＯＦＦで伝達される。し
たがって、システムを起動するのみで自動的にＣＰＵボ
―ドに最も隣接する第１番目のスレ―ブボ―ド１枚のみ
を選択できる。
【００１２】第１番目のスレ―ブボ―ドはＣＰＵボ―ド
からのボ―ドアドレスを設定した後、アドレス設定終了
コマンドによりリアルモ―ドへ遷移し、隣接する第２番
目スレ―ブボ―ドへ接続するディジ―チェ―ン信号のレ
ベルをＯＮにする。これにより第２番目のスレ―ブボ―
ドはアドレス設定が可能となり、以下同様に、ＣＰＵボ
―ドは、各スレ―ブボ―ドに１枚ずつ順次ボ―ドアドレ
スの設定を行なう。
からのボ―ドアドレスを設定した後、アドレス設定終了
コマンドによりリアルモ―ドへ遷移し、隣接する第２番
目スレ―ブボ―ドへ接続するディジ―チェ―ン信号のレ
ベルをＯＮにする。これにより第２番目のスレ―ブボ―
ドはアドレス設定が可能となり、以下同様に、ＣＰＵボ
―ドは、各スレ―ブボ―ドに１枚ずつ順次ボ―ドアドレ
スの設定を行なう。
【００１３】
【実施例】本発明によるボ―ドアドレス設定手段の詳細
構成を図２に示す。
構成を図２に示す。
【００１４】図２において、スロット選択判定回路１
は、イニシャルモ―ドとリアルモ―ドの切替えおよびイ
ニシャルモ―ド時に自ホ―ドが挿入されているスロット
が選択されたかどうかを判断する。イニシャルアドレス
判定回路２はＶＭＥバスコントロ―ル信号およびアクセ
スアドレスから、アドレス保持レジスタ７に対するアク
セスかどうかの判定を行う。ボ―ド選択判定回路３はリ
アルモ―ド時に自ボ―ドが選択されたかどうかを判定す
る。内部タイミング発生回路４は自ボ―ド内の制御信号
あるいはバスに対する出力信号のタイミングを生成す
る。内部制御信号発生回路５はデ―タ入出力ゲ―ト信
号、リ―ド／ライト信号等の自ボ―ド内の各種制御信号
を発生する。入出力ゲ―ト回路６は共通デ―タバスと内
部デ―タバスを接続する。アドレス保持レジスタ７はイ
ニシャルモ―ド時に設定されたアドレスを保持する。ア
ドレス一致回路８は保持アドレスとＣＰＵボ―ドから出
力されたアドレスが一致しているかどうかをチェックす
る。
は、イニシャルモ―ドとリアルモ―ドの切替えおよびイ
ニシャルモ―ド時に自ホ―ドが挿入されているスロット
が選択されたかどうかを判断する。イニシャルアドレス
判定回路２はＶＭＥバスコントロ―ル信号およびアクセ
スアドレスから、アドレス保持レジスタ７に対するアク
セスかどうかの判定を行う。ボ―ド選択判定回路３はリ
アルモ―ド時に自ボ―ドが選択されたかどうかを判定す
る。内部タイミング発生回路４は自ボ―ド内の制御信号
あるいはバスに対する出力信号のタイミングを生成す
る。内部制御信号発生回路５はデ―タ入出力ゲ―ト信
号、リ―ド／ライト信号等の自ボ―ド内の各種制御信号
を発生する。入出力ゲ―ト回路６は共通デ―タバスと内
部デ―タバスを接続する。アドレス保持レジスタ７はイ
ニシャルモ―ド時に設定されたアドレスを保持する。ア
ドレス一致回路８は保持アドレスとＣＰＵボ―ドから出
力されたアドレスが一致しているかどうかをチェックす
る。
【００１５】上記構成において、システム起動直後はス
ロット選択判定回路１がリセットされ、各スレ―ブボ―
ドはイニシャルモ―ドに設定される。スロット選択判定
回路１では、ディジ―チェ―ン信号線からのスロット指
定信号21、イニシャルアドレス判定回路２からのイニシ
ャルモ―ドメモリアクセス信号23、および内部制御信号
発生回路５からのリアルモ―ド遷移コマンド信号33を入
力とし、システム起動直後にはスロット指定信号21がＯ
Ｎでかつリアルモ―ド遷移コマンド信号33がＯＦＦであ
るため、そのままイニシャルモ―ドを保ち、イニシャル
モ―ドを示すモ―ド信号25を出力する。このとき、イニ
シャルアドレスメモリがアクセスされていればさらにイ
ニシャルモ―ドアクセス信号23もＯＮとなり、スロット
選択信号26もＯＮになる。このスロット選択判定回路１
は、スロット指定信号21を遮断し、隣接する次ボ―トへ
接続されるスロット指定信号22へはスロット指定信号21
を伝達しない。したがって、システム起動直後に選択さ
れるスロットは、ＣＰＵボ―ドに最も隣接する第１のス
レ―ブボ―ドのみである。
ロット選択判定回路１がリセットされ、各スレ―ブボ―
ドはイニシャルモ―ドに設定される。スロット選択判定
回路１では、ディジ―チェ―ン信号線からのスロット指
定信号21、イニシャルアドレス判定回路２からのイニシ
ャルモ―ドメモリアクセス信号23、および内部制御信号
発生回路５からのリアルモ―ド遷移コマンド信号33を入
力とし、システム起動直後にはスロット指定信号21がＯ
Ｎでかつリアルモ―ド遷移コマンド信号33がＯＦＦであ
るため、そのままイニシャルモ―ドを保ち、イニシャル
モ―ドを示すモ―ド信号25を出力する。このとき、イニ
シャルアドレスメモリがアクセスされていればさらにイ
ニシャルモ―ドアクセス信号23もＯＮとなり、スロット
選択信号26もＯＮになる。このスロット選択判定回路１
は、スロット指定信号21を遮断し、隣接する次ボ―トへ
接続されるスロット指定信号22へはスロット指定信号21
を伝達しない。したがって、システム起動直後に選択さ
れるスロットは、ＣＰＵボ―ドに最も隣接する第１のス
レ―ブボ―ドのみである。
【００１６】ボ―ド選択判定回路３にはイニシャルモ―
ドを示すモ―ド信号25が入力されるが、イニシャルモ―
ドとリアルモ―ドは互いに相反するモ―ドであることを
利用して、このモ―ド信号25がイニシャルモ―ドを示し
ているときはボ―ド選択信号27はＯＦＦになる。
ドを示すモ―ド信号25が入力されるが、イニシャルモ―
ドとリアルモ―ドは互いに相反するモ―ドであることを
利用して、このモ―ド信号25がイニシャルモ―ドを示し
ているときはボ―ド選択信号27はＯＦＦになる。
【００１７】スロット選択信号26およびボ―ド選択信号
27は内部タイミング発生回路４に入力され、スロット選
択信号26はＯＮ、ボ―ド選択信号27はＯＦＦであるた
め、内部タイミング発生回路４はイニシャルモ―ドに関
連する信号のタイミングを生成する。この内部タイミン
グ発生回路４からの出力は内部制御信号発生回路５へ入
力され、イニシャルモ―ドに関連する各種制御信号を出
力する。
27は内部タイミング発生回路４に入力され、スロット選
択信号26はＯＮ、ボ―ド選択信号27はＯＦＦであるた
め、内部タイミング発生回路４はイニシャルモ―ドに関
連する信号のタイミングを生成する。この内部タイミン
グ発生回路４からの出力は内部制御信号発生回路５へ入
力され、イニシャルモ―ドに関連する各種制御信号を出
力する。
【００１８】システム起動直後、第２番目以降のスレ―
ブボ―ドについては、隣接する一つ前のスレ―ブボ―ド
のスロット選択判定回路がリセットされているため、そ
こから出力されるスロット指定信号22はＯＦＦであり、
したがって第２番目以降のスレ―ブボ―ドのスロット指
定信号21はＯＦＦとなる。しかし、スロット指定信号21
をプルアップしておくことにより、第１番目のスレ―ブ
ボ―ドについては、自動的にスロット指定信号21がＯＮ
になる。このため、システム起動直後、ＣＰＵボ―ドに
最も隣接する第１番目のスレ―ブボ―ドのスロット選択
判定回路１は自ボ―ドが挿入されているスロットが指定
されたと判断する。
ブボ―ドについては、隣接する一つ前のスレ―ブボ―ド
のスロット選択判定回路がリセットされているため、そ
こから出力されるスロット指定信号22はＯＦＦであり、
したがって第２番目以降のスレ―ブボ―ドのスロット指
定信号21はＯＦＦとなる。しかし、スロット指定信号21
をプルアップしておくことにより、第１番目のスレ―ブ
ボ―ドについては、自動的にスロット指定信号21がＯＮ
になる。このため、システム起動直後、ＣＰＵボ―ドに
最も隣接する第１番目のスレ―ブボ―ドのスロット選択
判定回路１は自ボ―ドが挿入されているスロットが指定
されたと判断する。
【００１９】ＣＰＵボ―ドは、バスの使用権を獲得し、
イニシャルメモリアドレスに対して、アドレスデ―タを
デ―タバス上へ送出する。このとき、内部制御信号発生
回路５からの制御信号29によりデ―タ入出力ゲ―ト回路
６が開き、さらに設定アドレスデ―タがアドレス保持レ
ジスタ７へ到達した後に内部制御信号発生回路５はこの
レジスタに対してアドレスラッチ信号30を発生させ、ア
ドレスを保持する。アドレスの保持が完了すると、内部
制御信号発生回路５によりデ―タ入出力回路６を閉じ、
共通バスに対してDTACK*信号34を出力する。ＣＰＵボ―
ドはこのDTACK*信号34を受信すると第１番目のスレ―ブ
ボ―ドに対するアクセスサイクルを終了する。
イニシャルメモリアドレスに対して、アドレスデ―タを
デ―タバス上へ送出する。このとき、内部制御信号発生
回路５からの制御信号29によりデ―タ入出力ゲ―ト回路
６が開き、さらに設定アドレスデ―タがアドレス保持レ
ジスタ７へ到達した後に内部制御信号発生回路５はこの
レジスタに対してアドレスラッチ信号30を発生させ、ア
ドレスを保持する。アドレスの保持が完了すると、内部
制御信号発生回路５によりデ―タ入出力回路６を閉じ、
共通バスに対してDTACK*信号34を出力する。ＣＰＵボ―
ドはこのDTACK*信号34を受信すると第１番目のスレ―ブ
ボ―ドに対するアクセスサイクルを終了する。
【００２０】以上の動作により第１番目のスレ―ブボ―
ドに対るアドレス設定が終了したため、ＣＰＵボ―ドは
再びバス使用権を獲得し、イニシャルメモリアドレスに
対して、リアルモ―ド遷移要求コマンド32を発行する。
第１番目のスレ―ブボ―ドは、まだリアルモ―ドへ遷移
していないため自ボ―ドが選択されたと判断し、内部制
御信号発生回路５は前記と同様にデ―タが入出力ゲ―ト
回路６を開け、リアルモ―ド遷移要求コマンド32を受付
けた後にリアルモ―ド遷移コマンド信号33を出力する。
スロット選択判定回路１では、このリアルモ―ド遷移コ
マンド信号33により、モ―ドをイニシャルモ―ドからリ
アルモ―ドへ遷移させる。このとき、スロット指定信号
22がＯＮになり、隣接する第２番目のスレ―ブボ―ドへ
スロット指定信号21として伝達される。リアルモ―ドへ
の遷移が完了すると、内部制御発生回路５により前記と
同様にデ―タ入出力ゲ―ト回路６を閉じ、共通バスに対
してDTACK*信号34を出力する。ＣＰＵボ―ドはこのDTAC
K*信号34を受信すると第１番目のスレ―ブボ―ドに対す
るアクセスサイクルを終了する。以下同様に、ＣＰＵボ
―ドは各スレ―ブボ―ドに１枚ずつ順次アドレスの設定
を行なう。全スレ―ブボ―ドへのアドレス設定が終了す
ると、ＣＰＵボ―ドは、各スレ―ブボ―ドへ設定したア
ドレスで各スレ―ブボ―ドをアクセスできるようにな
る。図３にスロット選択判定回路１の具体例を示す。
ドに対るアドレス設定が終了したため、ＣＰＵボ―ドは
再びバス使用権を獲得し、イニシャルメモリアドレスに
対して、リアルモ―ド遷移要求コマンド32を発行する。
第１番目のスレ―ブボ―ドは、まだリアルモ―ドへ遷移
していないため自ボ―ドが選択されたと判断し、内部制
御信号発生回路５は前記と同様にデ―タが入出力ゲ―ト
回路６を開け、リアルモ―ド遷移要求コマンド32を受付
けた後にリアルモ―ド遷移コマンド信号33を出力する。
スロット選択判定回路１では、このリアルモ―ド遷移コ
マンド信号33により、モ―ドをイニシャルモ―ドからリ
アルモ―ドへ遷移させる。このとき、スロット指定信号
22がＯＮになり、隣接する第２番目のスレ―ブボ―ドへ
スロット指定信号21として伝達される。リアルモ―ドへ
の遷移が完了すると、内部制御発生回路５により前記と
同様にデ―タ入出力ゲ―ト回路６を閉じ、共通バスに対
してDTACK*信号34を出力する。ＣＰＵボ―ドはこのDTAC
K*信号34を受信すると第１番目のスレ―ブボ―ドに対す
るアクセスサイクルを終了する。以下同様に、ＣＰＵボ
―ドは各スレ―ブボ―ドに１枚ずつ順次アドレスの設定
を行なう。全スレ―ブボ―ドへのアドレス設定が終了す
ると、ＣＰＵボ―ドは、各スレ―ブボ―ドへ設定したア
ドレスで各スレ―ブボ―ドをアクセスできるようにな
る。図３にスロット選択判定回路１の具体例を示す。
【００２１】回路は、スロット指定（ディジ―チェ―ン
入力）信号21、リアルモ―ド遷移コマンド信号33、およ
びイニシャルモ―ドメモリアクセス信号23を入力とし、
モ―ド信号25、スロット選択信号26、およびスロット指
定（ディジ―チェ―ン出力）信号22を出力とする。モ―
ド信号25は、モ―ド保持用フリップフロップ40の出力信
号で、イニシャルモ―ドのときモ―ド信号25はロ―、リ
アルモ―ドのときモ―ド信号25はハイと規定する。
入力）信号21、リアルモ―ド遷移コマンド信号33、およ
びイニシャルモ―ドメモリアクセス信号23を入力とし、
モ―ド信号25、スロット選択信号26、およびスロット指
定（ディジ―チェ―ン出力）信号22を出力とする。モ―
ド信号25は、モ―ド保持用フリップフロップ40の出力信
号で、イニシャルモ―ドのときモ―ド信号25はロ―、リ
アルモ―ドのときモ―ド信号25はハイと規定する。
【００２２】システム起動直後は、モ―ド保持用フリッ
プフロップ40はリセットされ、この出力であるモ―ド信
号25はロ―である。ＣＰＵボ―ドからのスロット指定信
号21とモ―ド信号25の論理積をスロット指定信号22とし
ているため、ＣＰＵボ―ドからのスロット指定信号21が
ハイであってもスロット指定信号22にはロ―が出力さ
れ、隣接する次ボ―ド以降へはスロット指定信号21のレ
ベルが伝達されない。
プフロップ40はリセットされ、この出力であるモ―ド信
号25はロ―である。ＣＰＵボ―ドからのスロット指定信
号21とモ―ド信号25の論理積をスロット指定信号22とし
ているため、ＣＰＵボ―ドからのスロット指定信号21が
ハイであってもスロット指定信号22にはロ―が出力さ
れ、隣接する次ボ―ド以降へはスロット指定信号21のレ
ベルが伝達されない。
【００２３】イニシャルモ―ドからリアルモ―ドへ遷移
するとき、ＣＰＵボ―ドがスレ―ブボ―ドをアクセスし
ている間、リアルモ―ド遷移要求コマンドを出し続け、
その間リアルモ―タ遷移コマンド信号33はハイを保つよ
うにしておけば、ＣＰＵボ―ドからコマンドが切れる立
ち下がりでモ―ド保持用フリップフロップ出力Ｑ、すな
わちモ―ド信号25がハイになる。したがって、隣接する
次ボ―ドへ接続するスロット指定信号22がＯＮになる。
一旦リアルモ―ドへ遷移すると、モ―ド保持用フリップ
フロップ出力Ｑはハイを保ち続ける。
するとき、ＣＰＵボ―ドがスレ―ブボ―ドをアクセスし
ている間、リアルモ―ド遷移要求コマンドを出し続け、
その間リアルモ―タ遷移コマンド信号33はハイを保つよ
うにしておけば、ＣＰＵボ―ドからコマンドが切れる立
ち下がりでモ―ド保持用フリップフロップ出力Ｑ、すな
わちモ―ド信号25がハイになる。したがって、隣接する
次ボ―ドへ接続するスロット指定信号22がＯＮになる。
一旦リアルモ―ドへ遷移すると、モ―ド保持用フリップ
フロップ出力Ｑはハイを保ち続ける。
【００２４】全スレ―ブボ―ドがリアルモ―ドへ遷移す
ると、スロット指定信号21、22として使用したディジ―
チェ―ン信号は全ボ―ドへ伝達される形になり、ＶＭＥ
バスの規格通りに使用できる。
ると、スロット指定信号21、22として使用したディジ―
チェ―ン信号は全ボ―ドへ伝達される形になり、ＶＭＥ
バスの規格通りに使用できる。
【００２５】
【発明の効果】本発明によれば、スロット指定（ディジ
―チェ―ン）信号線を各スレ―ブボ―ドでプルアップし
ているために、システム起動直後自動的に第１番目のス
ロットを選択できる。さらに、全スレ―ブボ―ドがリア
ルモ―ドに遷移すればこのディジ―チェ―ン信号は途中
で遮断されることなく全ボ―ドに伝達されるため、他の
目的に使用できる。したがって、マルチボ―ドシステム
にディジ―チェ―ン信号が１本あればスロット選択用の
専用線を新たに設ける必要がない。
―チェ―ン）信号線を各スレ―ブボ―ドでプルアップし
ているために、システム起動直後自動的に第１番目のス
ロットを選択できる。さらに、全スレ―ブボ―ドがリア
ルモ―ドに遷移すればこのディジ―チェ―ン信号は途中
で遮断されることなく全ボ―ドに伝達されるため、他の
目的に使用できる。したがって、マルチボ―ドシステム
にディジ―チェ―ン信号が１本あればスロット選択用の
専用線を新たに設ける必要がない。
【図１】本発明の一実施例を示す構成図。
【図２】図１のボ―ドアドレス設定手段の詳細図。
【図３】図２のスロット選択判定回路１の具体的回路
図。
図。
【図４】従来の実施例の第１方式による構成図。
【図５】従来の実施例の第２方式による構成図。
40…モ―ド保持用フリップフロップ 61…ＣＰＵボ―ド 62…スレ―ブボ―ド 80…共通バス 82…ディジ―チェ―ン信号線 83…ボ―ドアドレ
ス設定手段
ス設定手段
Claims (1)
- 【請求項１】 ＣＰＵを有するＣＰＵボ―ドと、共通バ
スによりこのＣＰＵボ―ドに接続される１枚以上のスレ
―ブボ―ドと、各ボ―ド間がディジ―チェ―ン信号線で
接続されたマルチボ―ドシステムにおいて、ディジ―チ
ェ―ン信号線により順次１つのスレ―ブボ―ドのみのボ
―ドアドレスの書き込みを可能とし、該ＣＰＵボ―ドか
らボ―ドアドレスが設定されるボ―ドアドレス設定手段
を設けたことを特徴とするマルチボ―ドシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26025291A JPH05101004A (ja) | 1991-10-08 | 1991-10-08 | マルチボードシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26025291A JPH05101004A (ja) | 1991-10-08 | 1991-10-08 | マルチボードシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101004A true JPH05101004A (ja) | 1993-04-23 |
Family
ID=17345468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26025291A Pending JPH05101004A (ja) | 1991-10-08 | 1991-10-08 | マルチボードシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101004A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9128831B2 (en) | 2012-09-04 | 2015-09-08 | Lapis Semiconductor Co., Ltd. | Electrical device and method of setting address |
| JP2016157414A (ja) * | 2015-02-25 | 2016-09-01 | 富士ゼロックス株式会社 | 通信システム及び画像形成装置 |
| JP2017134475A (ja) * | 2016-01-25 | 2017-08-03 | 株式会社東芝 | コンピュータシステム、及びソフトウェアの初期インストール方法 |
-
1991
- 1991-10-08 JP JP26025291A patent/JPH05101004A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9128831B2 (en) | 2012-09-04 | 2015-09-08 | Lapis Semiconductor Co., Ltd. | Electrical device and method of setting address |
| JP2016157414A (ja) * | 2015-02-25 | 2016-09-01 | 富士ゼロックス株式会社 | 通信システム及び画像形成装置 |
| JP2017134475A (ja) * | 2016-01-25 | 2017-08-03 | 株式会社東芝 | コンピュータシステム、及びソフトウェアの初期インストール方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5125081A (en) | Inter-configuration changing controller based upon the connection and configuration information among plurality of clusters and the global storage | |
| US7096377B2 (en) | Method and apparatus for setting timing parameters | |
| EP0189638B1 (en) | Bus width adapter | |
| US4716526A (en) | Multiprocessor system | |
| US4949241A (en) | Microcomputer system including a master processor and a slave processor synchronized by three control lines | |
| US5301276A (en) | Method and device for assigning I/O address in data processing apparatus | |
| JP4040704B2 (ja) | データ処理システムおよび方法 | |
| EP0263886A1 (en) | Interrupt control method in a multiprocessor system | |
| US5247640A (en) | Dual access control system including plural magnetic disk control units and contention control circuitry | |
| US5467454A (en) | Bus use request adjusting apparatus allowing changing priority levels | |
| JPH05101004A (ja) | マルチボードシステム | |
| JPH0320778B2 (ja) | ||
| EP1643652A2 (en) | Semiconductor device with circuitry for efficient information exchange | |
| US5786885A (en) | Image processing system | |
| EP0798645B1 (en) | Bus controller and information processing device | |
| JPH05101003A (ja) | マルチボードシステム | |
| JP3266610B2 (ja) | Ｄｍａ転送方式 | |
| JP3272890B2 (ja) | メモリアクセス制御回路及び出力装置 | |
| JP2634609B2 (ja) | データ転送装置 | |
| JPH06231032A (ja) | アクセス制御装置 | |
| JPH09185460A (ja) | 外部記憶装置制御システム | |
| JP2000172635A (ja) | シリアル伝送装置及びシリアル伝送方法 | |
| JPH05241823A (ja) | マイクロプロセッサ及びマイクロプロセッサのウエイト・サイクル制御方式 | |
| JPH07121483A (ja) | 共有メモリアクセス制御回路 | |
| JPH0519918A (ja) | Ｉｏバス制御システム |