JPH0320778B2 - - Google Patents
Info
- Publication number
- JPH0320778B2 JPH0320778B2 JP59057672A JP5767284A JPH0320778B2 JP H0320778 B2 JPH0320778 B2 JP H0320778B2 JP 59057672 A JP59057672 A JP 59057672A JP 5767284 A JP5767284 A JP 5767284A JP H0320778 B2 JPH0320778 B2 JP H0320778B2
- Authority
- JP
- Japan
- Prior art keywords
- adapter
- address
- command
- mounting position
- attribute code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000002093 peripheral effect Effects 0.000 claims description 15
- 238000012545 processing Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は計算機システムの構成制御方式に係
り、特にシステムの周辺装置等の実装状態を自動
認識する方式に関する。
り、特にシステムの周辺装置等の実装状態を自動
認識する方式に関する。
(b) 技術の背景
計算機システムの性能/価格比の目覚ましい改
善により、低価格で実用性の高いシステムが提供
され、多数の所謂オフイス内等で大量に使用され
るようになつてきた。それらのシステムには一般
に使用可能な周辺装置等が各種多様に存在し、シ
ステム設置者が、必要とする周辺装置等の種類及
び数量を選択できること、即ちシステム構成の多
様性を有することが望まれる。このようなシステ
ムの管理プログラム等が周辺装置等を適切に制御
するには、設置システムごとのシステム構成に関
する情報が必要である。
善により、低価格で実用性の高いシステムが提供
され、多数の所謂オフイス内等で大量に使用され
るようになつてきた。それらのシステムには一般
に使用可能な周辺装置等が各種多様に存在し、シ
ステム設置者が、必要とする周辺装置等の種類及
び数量を選択できること、即ちシステム構成の多
様性を有することが望まれる。このようなシステ
ムの管理プログラム等が周辺装置等を適切に制御
するには、設置システムごとのシステム構成に関
する情報が必要である。
(c) 従来技術と問題点
第1図はこのような計算機システムの一例を示
すブロツク図である。システムの本体部1は中央
処理装置(CPU)10、主記憶装置12、主記
憶管理装置14及び各種アダプタ16−0,16
−1〜16−Nよりなり、CPU10、主記憶管
理装置14及び各種アダプタ16−0,16−1
〜16−NはIOバス18に接続される。IOバス
18は、CPU10及びアダプタ16−0,16
−1等が主記憶管理装置14を経て主記憶装置1
2へアクセスし、データを転送する為、及び
CPU10とアダプタ16−0,16−1等との
間の通信の為に使用される。
すブロツク図である。システムの本体部1は中央
処理装置(CPU)10、主記憶装置12、主記
憶管理装置14及び各種アダプタ16−0,16
−1〜16−Nよりなり、CPU10、主記憶管
理装置14及び各種アダプタ16−0,16−1
〜16−NはIOバス18に接続される。IOバス
18は、CPU10及びアダプタ16−0,16
−1等が主記憶管理装置14を経て主記憶装置1
2へアクセスし、データを転送する為、及び
CPU10とアダプタ16−0,16−1等との
間の通信の為に使用される。
アダプタ16−0,16−1等は、それぞれ例
えば磁気デイスク装置20、デイスプレイ端末2
2、プリンタ24等の周辺装置を接続して、それ
らを制御する。従つて通常は、アダプタ16−
0,16−1等は接続する周辺装置の機種等に応
じて異なる。
えば磁気デイスク装置20、デイスプレイ端末2
2、プリンタ24等の周辺装置を接続して、それ
らを制御する。従つて通常は、アダプタ16−
0,16−1等は接続する周辺装置の機種等に応
じて異なる。
周辺装置とのデータ入出力等を行う場合には、
所要の周辺装置及びそのアダプタへの指令情報を
与える必要がある。そのために、各アダプタには
デバイス・アドレスが予め設定され、CPU10
は所要のデバイス・アドレスをIOバス18で送
つて、アダプタ16−0〜16−Nの1つを指定
し、次いでそのアダプタへ指令情報を送る。アダ
プタ16−0〜16−Nは該指令情報を解釈し
て、接続されている周辺装置の制御、及び周辺装
置と主記憶装置12又はCPU10との間のデー
タ転送の中継制御等を行う。
所要の周辺装置及びそのアダプタへの指令情報を
与える必要がある。そのために、各アダプタには
デバイス・アドレスが予め設定され、CPU10
は所要のデバイス・アドレスをIOバス18で送
つて、アダプタ16−0〜16−Nの1つを指定
し、次いでそのアダプタへ指令情報を送る。アダ
プタ16−0〜16−Nは該指令情報を解釈し
て、接続されている周辺装置の制御、及び周辺装
置と主記憶装置12又はCPU10との間のデー
タ転送の中継制御等を行う。
CPU10で実行されるプログラムが、このよ
うな制御を適切に行うためには、アダプタに所定
のデバイス・アドレスが設定され、又プログラム
には、このシステムで可能なすべてのデバイス・
アドレスについて、アダプタ(及び対応周辺装
置)が実装されているか否か、及び実装されてい
る場合にはその機種等の情報が知らされなければ
ならない。
うな制御を適切に行うためには、アダプタに所定
のデバイス・アドレスが設定され、又プログラム
には、このシステムで可能なすべてのデバイス・
アドレスについて、アダプタ(及び対応周辺装
置)が実装されているか否か、及び実装されてい
る場合にはその機種等の情報が知らされなければ
ならない。
従来、このようなシステム構成情報は、システ
ム管理者等が設置システムごとに予め作成して、
管理プログラム等と共に適当な記憶装置に格納し
ておき、所謂初期プログラム・ロードにおいて主
記憶装置12へロードすることにより、関連プロ
グラムに利用可能とした。
ム管理者等が設置システムごとに予め作成して、
管理プログラム等と共に適当な記憶装置に格納し
ておき、所謂初期プログラム・ロードにおいて主
記憶装置12へロードすることにより、関連プロ
グラムに利用可能とした。
しかし、このような構成情報でもしばしば作成
上の誤りがあるので、システムを稼働して試験し
訂正する等の作業を必要とし、システムの使用開
始時期を遅延させる一要因であつた。更に、前記
のように大量のシステムが、オフイス等で計算機
の専門家でない使用者に直接使われることが多く
なると、上記のようなシステムごとの構成情報を
作成/試験することは、利用者、提供者何れにと
つても困難となり、その改善が望まれていた。
上の誤りがあるので、システムを稼働して試験し
訂正する等の作業を必要とし、システムの使用開
始時期を遅延させる一要因であつた。更に、前記
のように大量のシステムが、オフイス等で計算機
の専門家でない使用者に直接使われることが多く
なると、上記のようなシステムごとの構成情報を
作成/試験することは、利用者、提供者何れにと
つても困難となり、その改善が望まれていた。
そのためめに、例えば選択可能なシステム構成
の種類を少数として、それらの固定的な構成情報
を提供者が作成して置くことも行われるが、利用
者の選択可能性を制限する欠点があり、適当な対
策が無かつた。
の種類を少数として、それらの固定的な構成情報
を提供者が作成して置くことも行われるが、利用
者の選択可能性を制限する欠点があり、適当な対
策が無かつた。
(d) 発明の目的
本発明の目的は、上記の従来システムにおける
これらの問題点を除き、設置システムごとのシス
テム構成情報を人手によつて作成/試験する必要
のない、システム構成認識方式を提供するにあ
る。
これらの問題点を除き、設置システムごとのシス
テム構成情報を人手によつて作成/試験する必要
のない、システム構成認識方式を提供するにあ
る。
(e) 発明の構成
処理装置と、該処理装置と接続する1又は複数
の装着位置を有し、該装着位置を装着するアダプ
タに周辺装置等を接続する計算機システムにおい
て、各該装着位置には、それぞれの固有アドレス
を設け、各該アダプタは、属性コード記憶回路
と、レジスタとを有し、該装着位置を介して該処
理装置と指令、アドレス及びデータを送受信する
ように構成され、各該アダプタは、所定の第1及
び第2の指令を受信した場合には、当該装着位置
の該固有アドレスと一致する該アドレスによつて
選択され、該第1及び第2の指令以外の所定の指
令を受信した場合には、該レジスタに設定された
内容に一致する該アドレスによつて選択され、該
選択された場合に、第1の指令の場合には、該属
性コード記憶回路に保持する属性コードを該処理
装置に送信し、第2の指令の場合には、該処理装
置から受信するデバイス・アドレスを該レジスタ
に設定し、該処理装置は、所要の場合に各該アダ
プタから当該属性コードを受信し、該属性コード
の認識結果により所要の該デバイス・アドレスを
決定して、当該アダプタの該レジスタに設定する
ように構成されている、システム構成認識方式に
よつて達成される。
の装着位置を有し、該装着位置を装着するアダプ
タに周辺装置等を接続する計算機システムにおい
て、各該装着位置には、それぞれの固有アドレス
を設け、各該アダプタは、属性コード記憶回路
と、レジスタとを有し、該装着位置を介して該処
理装置と指令、アドレス及びデータを送受信する
ように構成され、各該アダプタは、所定の第1及
び第2の指令を受信した場合には、当該装着位置
の該固有アドレスと一致する該アドレスによつて
選択され、該第1及び第2の指令以外の所定の指
令を受信した場合には、該レジスタに設定された
内容に一致する該アドレスによつて選択され、該
選択された場合に、第1の指令の場合には、該属
性コード記憶回路に保持する属性コードを該処理
装置に送信し、第2の指令の場合には、該処理装
置から受信するデバイス・アドレスを該レジスタ
に設定し、該処理装置は、所要の場合に各該アダ
プタから当該属性コードを受信し、該属性コード
の認識結果により所要の該デバイス・アドレスを
決定して、当該アダプタの該レジスタに設定する
ように構成されている、システム構成認識方式に
よつて達成される。
即ち、装着位置で決まるアドレスは全システム
に共通であり、このアドレスによつてアダプタに
アクセスすることにより、アダプタが実装されて
いればその種類等を示す情報を得て、それにより
アダプタの属性を認識することができる。
に共通であり、このアドレスによつてアダプタに
アクセスすることにより、アダプタが実装されて
いればその種類等を示す情報を得て、それにより
アダプタの属性を認識することができる。
また、アダプタからの応答が無いことによつて
指定の装着位置が未実装であることを知ることが
でき、従つてそれらによつて、誤りの無いシステ
ム構成情報を自動的に作成することは容易であ
り、この過程に人手による処理の必要はない。
指定の装着位置が未実装であることを知ることが
でき、従つてそれらによつて、誤りの無いシステ
ム構成情報を自動的に作成することは容易であ
り、この過程に人手による処理の必要はない。
(f) 発明の実施例
第1図のシステム例は、本発明によるシステム
においても同様に適用される。但し本発明におい
て、アダプタ16−1〜16−Nに若干の回路が
新たに付加され、これを利用する管理プログラム
の追加が必要である。
においても同様に適用される。但し本発明におい
て、アダプタ16−1〜16−Nに若干の回路が
新たに付加され、これを利用する管理プログラム
の追加が必要である。
第2図は本発明に関連するアダプタ回路を示す
ブロツク図である。この例において、アダプタは
プリント板30に搭載され、コネクタ31に挿入
することによつて、第1図のIOバス18との接
続ができる。IOバスはデータ・バス32、アド
レス・バス33及び制御バス34等からなる。
ブロツク図である。この例において、アダプタは
プリント板30に搭載され、コネクタ31に挿入
することによつて、第1図のIOバス18との接
続ができる。IOバスはデータ・バス32、アド
レス・バス33及び制御バス34等からなる。
アダプタを装着できるコネクタは複数あり、例
えばコネクタ31を並行して配置され、それらの
IOバス接続端子等はすべて並列接続されていて、
アダプタの種類によつて装着位置が制限されるこ
とはない。但し、各コネクタの一部端子はアドレ
ス設定端子35として使うために、コネクタごと
に異なる配線がされる。
えばコネクタ31を並行して配置され、それらの
IOバス接続端子等はすべて並列接続されていて、
アダプタの種類によつて装着位置が制限されるこ
とはない。但し、各コネクタの一部端子はアドレ
ス設定端子35として使うために、コネクタごと
に異なる配線がされる。
例えばこのシステム32個のアダプタ用コネクタ
を有するとすると、アドレス表示に必要な5ビツ
トに対応して、各コネクタの5個の端子をアドレ
ス設定端子とし、端子35として例示するよう
に、アドレス表示ビツトを「0」にすべきビツト
に対応する端子のみに、例えば地気を接続する。
この配線は32個のコネクタのすべてがそれぞれ異
なるアドレスとなるような仕方で固定的に施して
おく。
を有するとすると、アドレス表示に必要な5ビツ
トに対応して、各コネクタの5個の端子をアドレ
ス設定端子とし、端子35として例示するよう
に、アドレス表示ビツトを「0」にすべきビツト
に対応する端子のみに、例えば地気を接続する。
この配線は32個のコネクタのすべてがそれぞれ異
なるアドレスとなるような仕方で固定的に施して
おく。
コネクタのアドレス設定端子35と接続するプ
リント板側の回路36はコネクタで地気されてい
ない端子が「1」信号になるように信号電位を与
え、それら5ビツトの信号線37はアドレス判定
回路38の入力となる。
リント板側の回路36はコネクタで地気されてい
ない端子が「1」信号になるように信号電位を与
え、それら5ビツトの信号線37はアドレス判定
回路38の入力となる。
CPU10は構成を認識するために、IOバス1
8の制御バス34に属性転送指令の制御信号を、
アドレス・バス33にはプリント板装着位置アド
レス(例えば5ビツト)を送出する。制御バス3
4の信号は実装されているアダプタ・プリント板
全部のデコード回路39でデコードされ、アドレ
ス判定回路38を制御する信号を出力する。その
信号により、アドレス判定回路38では装着位置
アドレス信号37とアドレス・バス33の信号と
の比較が実行される。
8の制御バス34に属性転送指令の制御信号を、
アドレス・バス33にはプリント板装着位置アド
レス(例えば5ビツト)を送出する。制御バス3
4の信号は実装されているアダプタ・プリント板
全部のデコード回路39でデコードされ、アドレ
ス判定回路38を制御する信号を出力する。その
信号により、アドレス判定回路38では装着位置
アドレス信号37とアドレス・バス33の信号と
の比較が実行される。
その結果、1個のプリント板のアドレス判定回
路38のみが、両者の一致を検出し、その信号線
40がオンとなる。信号線40によつて、ゲート
41が制御されて、属性コード記憶回路42から
属性コードがデータ・バス32に送出される。
CPU10はデータ・バス32の信号を読み取る
ことにより、指定した装着位置に実装されている
アダプタの属性コードを知ることができる。
路38のみが、両者の一致を検出し、その信号線
40がオンとなる。信号線40によつて、ゲート
41が制御されて、属性コード記憶回路42から
属性コードがデータ・バス32に送出される。
CPU10はデータ・バス32の信号を読み取る
ことにより、指定した装着位置に実装されている
アダプタの属性コードを知ることができる。
属性コードは、アダプタの種類(例えば制御す
る周辺装置の種類に対応する。)、登載回路の版
数、マイクロプロセツサを搭載するときはそのプ
ログラムの版数、その他を特定できるように、各
種アダプタ・プリント板に割り当てられるコード
であり、例えばアダプタの製造時点で記憶回路4
2に設定されている。
る周辺装置の種類に対応する。)、登載回路の版
数、マイクロプロセツサを搭載するときはそのプ
ログラムの版数、その他を特定できるように、各
種アダプタ・プリント板に割り当てられるコード
であり、例えばアダプタの製造時点で記憶回路4
2に設定されている。
CPU10では、属性コードから周辺装置の種
類等を知ると、その種類に割当可能なデバイス・
アドレスの1を適当に選択し、主記憶装置12上
のデバイス制御表の該当項目に所要の属性情報を
記入する。デバイス制御表は一般に使用されてい
るように、管理プログラム等が例えばデバイス・
アドレスによつて検索し、デバイスの属性に基づ
く所定の制御を実行するための、システム構成情
報を保持する表である。
類等を知ると、その種類に割当可能なデバイス・
アドレスの1を適当に選択し、主記憶装置12上
のデバイス制御表の該当項目に所要の属性情報を
記入する。デバイス制御表は一般に使用されてい
るように、管理プログラム等が例えばデバイス・
アドレスによつて検索し、デバイスの属性に基づ
く所定の制御を実行するための、システム構成情
報を保持する表である。
CPU10は今選択したデバイス・アドレスを
アダプタにおくるために、制御バス34にデバイ
ス・アドレス受信指令を、アドレス・バス33に
装着位置アドレスを、データ・バス32にデバイ
ス・アドレスを送出する。
アダプタにおくるために、制御バス34にデバイ
ス・アドレス受信指令を、アドレス・バス33に
装着位置アドレスを、データ・バス32にデバイ
ス・アドレスを送出する。
アダプタのデコーダ39はこの指令を解読する
とゲート44を制御してデータ・バス32のデバ
イス・アドレスをレジスタ45に格納する。レジ
スタ45のデバイス・アドレスはアドレス判定回
路38の入力となり、その後の入出力処理におけ
る該アダプタ選択の判定に使用される。
とゲート44を制御してデータ・バス32のデバ
イス・アドレスをレジスタ45に格納する。レジ
スタ45のデバイス・アドレスはアドレス判定回
路38の入力となり、その後の入出力処理におけ
る該アダプタ選択の判定に使用される。
さきの属性転送指令の動作において、CPU1
0がアドレス・バス33で指定した装着位置アド
レスにプリント板が実装されていなかつた場合に
は、当然CPU10はデータ・バス32から属性
コードを得ることはない。例えば指令送出後一定
時間内に応答が無いことを検出することによつ
て、CPU10で該装着位置は未実装であると判
定する。
0がアドレス・バス33で指定した装着位置アド
レスにプリント板が実装されていなかつた場合に
は、当然CPU10はデータ・バス32から属性
コードを得ることはない。例えば指令送出後一定
時間内に応答が無いことを検出することによつ
て、CPU10で該装着位置は未実装であると判
定する。
このようにして、システムの持つ全アダプタ装
着位置を順次問い合わせることにより、アダプタ
実装/未実装の識別と、実装アダプタの属性コー
ドの取得及びデバイス・アドレス設定が完了す
る。この処理の後、アダプタに割りつけなかつた
デバイス・アドレスについて、デバイス制御表の
該当項目に未実装の表示をして、システム構成情
報を完成する。
着位置を順次問い合わせることにより、アダプタ
実装/未実装の識別と、実装アダプタの属性コー
ドの取得及びデバイス・アドレス設定が完了す
る。この処理の後、アダプタに割りつけなかつた
デバイス・アドレスについて、デバイス制御表の
該当項目に未実装の表示をして、システム構成情
報を完成する。
以上の実施例の説明により、本発明によれば、
アダプタ・プリント板に若干の回路を追加するこ
とにより、自動的に実装アダプタの属性認識及び
デバイス・アドレス設定及びシステム構成情報の
作成が行われることは明らかであろう。
アダプタ・プリント板に若干の回路を追加するこ
とにより、自動的に実装アダプタの属性認識及び
デバイス・アドレス設定及びシステム構成情報の
作成が行われることは明らかであろう。
(g) 発明の効果
以上の説明から明らかなように、本発明によれ
ばシステム構成の自動認識が可能となり、正確な
構成情報が自動的に作成されるので、多様なシス
テムを早く且つ大量に提供することが可能とな
り、著しい工業的効果が期待できる。
ばシステム構成の自動認識が可能となり、正確な
構成情報が自動的に作成されるので、多様なシス
テムを早く且つ大量に提供することが可能とな
り、著しい工業的効果が期待できる。
第1図は計算機システムのブロツク図、第2図
はアダプタの回路ブロツク図である。 図において、1はシステムの本体部、10は
CPU、12は主記憶装置、16−0,16−1,
16−Nはアダプタ、18はIOバス、20は磁
気デイスク装置、22はデイスプレイ装置、24
はプリンタ、30はアダプタ・プリント板、31
はコネクタ、32はデータ・バス、33はアドレ
ス・バス、34は制御バス、35はアドレス設定
端子、38はアドレス判定回路、39は指令デコ
ーダ、42は属性コード記憶回路、45はレジス
タを示す。
はアダプタの回路ブロツク図である。 図において、1はシステムの本体部、10は
CPU、12は主記憶装置、16−0,16−1,
16−Nはアダプタ、18はIOバス、20は磁
気デイスク装置、22はデイスプレイ装置、24
はプリンタ、30はアダプタ・プリント板、31
はコネクタ、32はデータ・バス、33はアドレ
ス・バス、34は制御バス、35はアドレス設定
端子、38はアドレス判定回路、39は指令デコ
ーダ、42は属性コード記憶回路、45はレジス
タを示す。
Claims (1)
- 【特許請求の範囲】 1 処理装置と、該処理装置と接続する1又は複
数の装着位置を有し、該装着位置を装着するアダ
プタに周辺装置等を接続する計算機システムにお
いて、 各該装着位置には、それぞれの固有アドレスを
設け、 各該アダプタは、属性コード記憶回路と、レジ
スタとを有し、該装着位置を介して該処理装置と
指令、アドレス及びデータを送受信するように構
成され、 各該アダプタは、所定の第1及び第2の指令を
受信した場合には、当該装着位置の該固有アドレ
スと一致する該アドレスによつて選択され、該第
1及び第2の指令以外の所定の指令を受信した場
合には、該レジスタに設定された内容に一致する
該アドレスによつて選択され、 該選択された場合に、第1の指令の場合には、
該属性コード記憶回路に保持する属性コードを該
処理装置に送信し、 第2の指令の場合には、該処理装置から受信す
るデバイス・アドレスを該レジスタに設定し、 該処理装置は、所要の場合に各該アダプタから
当該属性コードを受信し、該属性コードの認識結
果により所要の該デバイス・アドレスを決定し
て、当該アダプタの該レジスタに設定するように
構成されていることを特徴とするシステム構成認
識方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59057672A JPS60201461A (ja) | 1984-03-26 | 1984-03-26 | システム構成認識方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59057672A JPS60201461A (ja) | 1984-03-26 | 1984-03-26 | システム構成認識方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60201461A JPS60201461A (ja) | 1985-10-11 |
JPH0320778B2 true JPH0320778B2 (ja) | 1991-03-20 |
Family
ID=13062402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59057672A Granted JPS60201461A (ja) | 1984-03-26 | 1984-03-26 | システム構成認識方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60201461A (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62126454A (ja) * | 1985-11-27 | 1987-06-08 | Yokogawa Electric Corp | 情報処理装置 |
JPH0750459B2 (ja) * | 1986-01-17 | 1995-05-31 | 富士通株式会社 | アダプタ |
JPS6362062A (ja) * | 1986-09-03 | 1988-03-18 | Chino Corp | インタ−フエイス回路 |
JPS6375850A (ja) * | 1986-09-18 | 1988-04-06 | Sekisui Chem Co Ltd | カ−ドの属性確認システム |
JP2506348B2 (ja) * | 1986-10-15 | 1996-06-12 | 富士通株式会社 | コンピユ−タシステム |
JPS63289661A (ja) * | 1987-05-22 | 1988-11-28 | Oki Electric Ind Co Ltd | 入出力装置のアドレス割付け方法 |
JPH02112047A (ja) * | 1988-10-21 | 1990-04-24 | Nec Corp | ユニツトのアドレス設定方式 |
JPH083732B2 (ja) * | 1988-12-01 | 1996-01-17 | 株式会社キーエンス | 入出力制御装置 |
JPH0553964A (ja) * | 1991-08-21 | 1993-03-05 | Nec Corp | データ処理装置 |
JP2671852B2 (ja) * | 1995-02-22 | 1997-11-05 | 日本電気株式会社 | オプションボード識別装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55118120A (en) * | 1979-03-02 | 1980-09-10 | Fuji Electric Co Ltd | Setting system for type-based information of input/output card |
JPS5611532A (en) * | 1979-07-11 | 1981-02-04 | Yokogawa Hokushin Electric Corp | Computer control system |
JPS57178523A (en) * | 1981-04-28 | 1982-11-02 | Mitsubishi Electric Corp | Terminal controller |
-
1984
- 1984-03-26 JP JP59057672A patent/JPS60201461A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55118120A (en) * | 1979-03-02 | 1980-09-10 | Fuji Electric Co Ltd | Setting system for type-based information of input/output card |
JPS5611532A (en) * | 1979-07-11 | 1981-02-04 | Yokogawa Hokushin Electric Corp | Computer control system |
JPS57178523A (en) * | 1981-04-28 | 1982-11-02 | Mitsubishi Electric Corp | Terminal controller |
Also Published As
Publication number | Publication date |
---|---|
JPS60201461A (ja) | 1985-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4156932A (en) | Programmable communications controller | |
JP3030342B2 (ja) | カード | |
US6493770B1 (en) | System for reconfiguring a peripheral device by downloading information from a host and electronically simulating a physical disconnection and reconnection to reconfigure the device | |
US4688171A (en) | Serial bus for master/slave computer system | |
US5420987A (en) | Method and apparatus for configuring a selected adapter unit on a common bus in the presence of other adapter units | |
JPH0324608A (ja) | 拡張機能ボード | |
US7251706B2 (en) | System and method for updating firmware in a non-volatile memory without using a processor | |
JPH0320778B2 (ja) | ||
JPS6160443B2 (ja) | ||
JPH0628297A (ja) | コンピュータアダプタカードおよびそれを用いるコンピュータシステム | |
US8015448B2 (en) | System and method for conducting BIST operations | |
US6665757B1 (en) | Communication interface having a master activating/deactivating a first signal with a clock signal after a predetermined time after a slave activating/deactivating the first signal | |
US5568647A (en) | Serial control apparatus with a single chip select signal | |
CN110673894A (zh) | 一种家庭网关bob模块ed自动加载方法 | |
CN111179996B (zh) | 数据校准装置及其校准数据存写方法 | |
US5303352A (en) | Dual connector port for bus master card | |
CN113204475A (zh) | 一种服务器背板硬盘点灯装置、方法及服务器 | |
EP0556138B1 (en) | A bus for connecting extension cards to a data processing system and test method | |
JP2858816B2 (ja) | Eepromの初期設定方式 | |
JPH0756847A (ja) | ポータブルコンピュータ | |
JPH0413840Y2 (ja) | ||
JPH05101004A (ja) | マルチボードシステム | |
JPH0895631A (ja) | 携帯型設定装置 | |
HU205214B (en) | Control unit for coupling a computer and several outer magnetic data stores, particularly disk data stores | |
JPH0296853A (ja) | 保有主記憶容量のチェック方式 |