JPS63289661A - 入出力装置のアドレス割付け方法 - Google Patents
入出力装置のアドレス割付け方法Info
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- JPS63289661A JPS63289661A JP12399487A JP12399487A JPS63289661A JP S63289661 A JPS63289661 A JP S63289661A JP 12399487 A JP12399487 A JP 12399487A JP 12399487 A JP12399487 A JP 12399487A JP S63289661 A JPS63289661 A JP S63289661A
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- 238000000034 method Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 210000003296 saliva Anatomy 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は複数の入出力装置を持つ電子計算機システムに
おける入出力装置のアドレス割付は方法に関するもので
ある。
おける入出力装置のアドレス割付は方法に関するもので
ある。
（従来の技術）
従来の電子計算機システムにおける入出力（Ｉｌｏ）装
置のアドレス割付は方法は、システムの設計段階におい
て、そのシステムが持ちつるＩ１０装置すべてに対しあ
らかじめ固定的に割付けるものであった。
置のアドレス割付は方法は、システムの設計段階におい
て、そのシステムが持ちつるＩ１０装置すべてに対しあ
らかじめ固定的に割付けるものであった。
第３図（ａ） 、 （ｂ）は従来のＩ１０装置のアドレ
ス割付は方法の一例を示すものであって、同図（ａ）は
システム構成例を示す斜視図、同図（ｂ）はＩ八装置制
御用のアドレス空間図である。
ス割付は方法の一例を示すものであって、同図（ａ）は
システム構成例を示す斜視図、同図（ｂ）はＩ八装置制
御用のアドレス空間図である。
第３図（ａ）に示すように、ユニット１１はシステムの
構成要素が実装された基板を所定の間隔で複数枚実装可
能となっている。ここで、ユニット１１には中央処理装
置（ｃｐｕ）が実装されたｃｐｕ基板２１、メモリが実
装されたメモリ基板２２の他に、Ｉｌｏ 装置ｌが実装
さ、ｈたＩ１０装置１基板２１、Ｉ１０装置３が実装さ
れたがＩ１０装置３基板が左側がら順に実装されている
ものとする。図示していないが、このようなシステムで
は、一般に各基板が実装されると、コネクタを介して、
例えば、背面のバックプレーン（マザーボード）上の（
：ｌ）Ｕのバスに接続される。
構成要素が実装された基板を所定の間隔で複数枚実装可
能となっている。ここで、ユニット１１には中央処理装
置（ｃｐｕ）が実装されたｃｐｕ基板２１、メモリが実
装されたメモリ基板２２の他に、Ｉｌｏ 装置ｌが実装
さ、ｈたＩ１０装置１基板２１、Ｉ１０装置３が実装さ
れたがＩ１０装置３基板が左側がら順に実装されている
ものとする。図示していないが、このようなシステムで
は、一般に各基板が実装されると、コネクタを介して、
例えば、背面のバックプレーン（マザーボード）上の（
：ｌ）Ｕのバスに接続される。
通常、ｃｐｕから指定可能なアドレス空間は、メモリ専
用のメモリ空間と、Ｉ１０装置の指定及び制御を行うた
めのＩ１０装置制御用のアドレス空間とに分けられる。
用のメモリ空間と、Ｉ１０装置の指定及び制御を行うた
めのＩ１０装置制御用のアドレス空間とに分けられる。
このＩ１０装置のアドレス割付けは、従来、システム設
計時に固定的に設定される。システムに実装可能なＴ１
０装置基板として、Ｉ１０装置１基板からＩ１０装置ｎ
基板までのｎ種のＴ１０装置基板があるとすると、第３
図（ｂ）に示すように、それらのＩ１０装置をすべて制
御できるようにＩ１０装置制御用のアドレス空間をあら
かじめｎ個の空間に分割し、各Ｔ１０装置基板に固定的
にＩ１０装置制御用のアドレス空間を割付けている。
計時に固定的に設定される。システムに実装可能なＴ１
０装置基板として、Ｉ１０装置１基板からＩ１０装置ｎ
基板までのｎ種のＴ１０装置基板があるとすると、第３
図（ｂ）に示すように、それらのＩ１０装置をすべて制
御できるようにＩ１０装置制御用のアドレス空間をあら
かじめｎ個の空間に分割し、各Ｔ１０装置基板に固定的
にＩ１０装置制御用のアドレス空間を割付けている。
すなわち、システムで必要となるＩ１０装置すべてにわ
たって、あらかじめ固定的なアドレスを割付けておく必
要がある。第３図（ａ）の例では、ｎ種のＴ１０装置基
板のうち、１１０装置１基板２３およびＩ１０装置３基
板２４の２枚のＴ１０装置基板が実装されているので、
ＣＰＵは第３図（ｂ）の斜線で示した空間のみを使用し
Ｉ１０装置の制御を行う。
たって、あらかじめ固定的なアドレスを割付けておく必
要がある。第３図（ａ）の例では、ｎ種のＴ１０装置基
板のうち、１１０装置１基板２３およびＩ１０装置３基
板２４の２枚のＴ１０装置基板が実装されているので、
ＣＰＵは第３図（ｂ）の斜線で示した空間のみを使用し
Ｉ１０装置の制御を行う。
このシステムでは、ｃｐｕ （プログラム）は固定的
に割付けられたＩ１０装置用のアドレスにより、実装さ
れているＩ１０装置を識別し、それに基づいて制御を行
う。この場合、システムの立ち上げ葭にあらかじめＩ１
０装置の構成情報をプログラムに作り込んでおくか、又
はシステムの立上げ時にｎ個の空間すべてをリードし、
無応答か否かで実装されているＩ１０装置を識別する必
要がある。
に割付けられたＩ１０装置用のアドレスにより、実装さ
れているＩ１０装置を識別し、それに基づいて制御を行
う。この場合、システムの立ち上げ葭にあらかじめＩ１
０装置の構成情報をプログラムに作り込んでおくか、又
はシステムの立上げ時にｎ個の空間すべてをリードし、
無応答か否かで実装されているＩ１０装置を識別する必
要がある。
（発明が解決しようとする問題点）
しかしながら、上記従来のＩ１０装置のアドレス割付は
方法を用いたシステムでは、あらかじめアドレスを割付
けておいたＩ１０装置以外のＩ１０装置を制御すること
ができないため、Ｉ１０装置の増設、Ｉ１０装置の変更
ができないという問題点があった。また、多種類のＩ１
０装置を準備し必要に応じ、選択してシステムを構成す
るような場合、Ｉ１０装置制御用のアドレス空間として
大きなエリアを確保しておく必要がありアドレス空間の
無駄がでるという問題点もあった。
方法を用いたシステムでは、あらかじめアドレスを割付
けておいたＩ１０装置以外のＩ１０装置を制御すること
ができないため、Ｉ１０装置の増設、Ｉ１０装置の変更
ができないという問題点があった。また、多種類のＩ１
０装置を準備し必要に応じ、選択してシステムを構成す
るような場合、Ｉ１０装置制御用のアドレス空間として
大きなエリアを確保しておく必要がありアドレス空間の
無駄がでるという問題点もあった。
本発明は以上述べた問題点を解決し、Ｉ１０装置の種類
及び数量を任意に選択できると共に、Ｉ１０装置の変更
、増設が容易にでき、しかもＩ１０装置制御用のアドレ
ス空間を効率よく使用できるＩ１０装置のアドレス割付
は方法を提供するものである。
及び数量を任意に選択できると共に、Ｉ１０装置の変更
、増設が容易にでき、しかもＩ１０装置制御用のアドレ
ス空間を効率よく使用できるＩ１０装置のアドレス割付
は方法を提供するものである。
（問題点を解決するための手段）
本発明の入出力装置のアドレス割付は方法はＩＹｒ記問
題点を解決するために、中央処理装置のバスに対し入出
力装置が実装された基板を所定の実装位置毎に接続させ
て成る電子計算機システムにおいて、中央処理装置が指
定可能な入出力装置制御用のアドレス空間を前記基板の
最大実装可能数で分割し、分割したアドレス空間を各実
装位置に対応して割付け、前記分割したアドレス空間の
特定アドレスを実装された基板の種類を含む種別情報の
読出しに用いるものである。
題点を解決するために、中央処理装置のバスに対し入出
力装置が実装された基板を所定の実装位置毎に接続させ
て成る電子計算機システムにおいて、中央処理装置が指
定可能な入出力装置制御用のアドレス空間を前記基板の
最大実装可能数で分割し、分割したアドレス空間を各実
装位置に対応して割付け、前記分割したアドレス空間の
特定アドレスを実装された基板の種類を含む種別情報の
読出しに用いるものである。
好ましい実施態様では前記基板には中央処理装置によっ
て指定される前記特定アドレスと、実装位置に対応して
設定されるアドレス情報とに基づいて、前記種別情報を
出力する設定手段が設けられるものである。
て指定される前記特定アドレスと、実装位置に対応して
設定されるアドレス情報とに基づいて、前記種別情報を
出力する設定手段が設けられるものである。
（作用）
本発明は次のように作用する。システムの筐体（ユニッ
ト）等における入出力（Ｉｌｏ）装置用の実装位置が、
例えば所定の間隔で３箇所あるとすると、Ｉ１０装置が
実装された基板（Ｔ１０装置基板）の最大実装可能数は
３であるので、Ｉ１０装置制御川のアドレス空間は３つ
に分割され、分割された各アドレス空間の特定アドレス
（例えば先頭アドレス）を実際に実装されたＴ１０装置
基板の種別情報の読出しに用いられる。例えば、最初の
実装位置に第１のＴ１０装置基板が実装され、更に次の
実装位置に第２のＴ１０装置基板が実装されてそれぞれ
中央処理装置（ｃｐｕ）のバスに接続され、最後の実装
位置には基板が実装されないものとする。
ト）等における入出力（Ｉｌｏ）装置用の実装位置が、
例えば所定の間隔で３箇所あるとすると、Ｉ１０装置が
実装された基板（Ｔ１０装置基板）の最大実装可能数は
３であるので、Ｉ１０装置制御川のアドレス空間は３つ
に分割され、分割された各アドレス空間の特定アドレス
（例えば先頭アドレス）を実際に実装されたＴ１０装置
基板の種別情報の読出しに用いられる。例えば、最初の
実装位置に第１のＴ１０装置基板が実装され、更に次の
実装位置に第２のＴ１０装置基板が実装されてそれぞれ
中央処理装置（ｃｐｕ）のバスに接続され、最後の実装
位置には基板が実装されないものとする。
ＣＰＵが先頭アドレスを順次アクセスしていくことによ
り、各Ｉ１０装置基板の種別情報が読出される。例えば
、Ｉ１０装置基板には実際に実装する実装位置に対応し
て設定されるアドレス情報（先頭アドレス）とＣＰＵに
よって指定された先頭アドレスとに基づいて、白基板の
種別情報を出力する設定手段が設けられており、例えば
アドレス情報と先頭アドレスが一致すると種別情報をＣ
ＰＵのバスへ出力する。この結果、ＣＰＵは読み出した
各種別情報に基づいて最初の実装位置に、第１のＩ１０
装置基板、次の実装位置に第２のＩ１０装置基板がそれ
ぞれ実装され、最後の実装位置には基板が実装されてい
ないことを識別して１１０装置の構成を知ることができ
る。従って、前記従来技術の問題点を解決できるのであ
る。
り、各Ｉ１０装置基板の種別情報が読出される。例えば
、Ｉ１０装置基板には実際に実装する実装位置に対応し
て設定されるアドレス情報（先頭アドレス）とＣＰＵに
よって指定された先頭アドレスとに基づいて、白基板の
種別情報を出力する設定手段が設けられており、例えば
アドレス情報と先頭アドレスが一致すると種別情報をＣ
ＰＵのバスへ出力する。この結果、ＣＰＵは読み出した
各種別情報に基づいて最初の実装位置に、第１のＩ１０
装置基板、次の実装位置に第２のＩ１０装置基板がそれ
ぞれ実装され、最後の実装位置には基板が実装されてい
ないことを識別して１１０装置の構成を知ることができ
る。従って、前記従来技術の問題点を解決できるのであ
る。
（実施例）
本発明の実施例を第１図及び第２図を参照して説明する
゛。
゛。
第１図（ａ）は本実施例のシステム構成を示す斜視図で
ある。ユニット３１には、最大６枚の基板を実装するこ
とが可能であり、この内２枚は、ＣＰＵ基板５１とメモ
リ基板６１が実装されている。ｆ１０装置基板は、４１
．４２．４３．４４（７）Ｉ１０装置の実装位置＃１．
＃２．＃３．＃４に実装することか可能である。（即ち
、Ｉ１０装置の最大実装可能数は４である。）ここでは
実装位置＃ １ （４１）、 ＃ ２ （４２）にそれ
ぞれＩ１０装置１基板７１、Ｉ１０装置３基板７２が実
装されているが実装位置＃ ３ （４３）、＃４ （４
４）は基板は実装されていない。なお、実装された各基
板のＣＰＵのバスへの接続は、前述したような公知の方
法でなされるものとする。
ある。ユニット３１には、最大６枚の基板を実装するこ
とが可能であり、この内２枚は、ＣＰＵ基板５１とメモ
リ基板６１が実装されている。ｆ１０装置基板は、４１
．４２．４３．４４（７）Ｉ１０装置の実装位置＃１．
＃２．＃３．＃４に実装することか可能である。（即ち
、Ｉ１０装置の最大実装可能数は４である。）ここでは
実装位置＃ １ （４１）、 ＃ ２ （４２）にそれ
ぞれＩ１０装置１基板７１、Ｉ１０装置３基板７２が実
装されているが実装位置＃ ３ （４３）、＃４ （４
４）は基板は実装されていない。なお、実装された各基
板のＣＰＵのバスへの接続は、前述したような公知の方
法でなされるものとする。
第１図（ｂ）は本実施例のシステムにおけるＩ１０装置
のアドレス割付は方法を示すアドレス空間図である。同
図に示すように、Ｉ１０装置制御用のアドレス空間をＩ
１０装置の最大実装可能数で分割し、分割したアドレス
空間を各実装位置に対応して割付けている。即ち、第１
図（ａ）では最大実装可能数は４であるので、４つのア
ドレス空間に分割され、分割された各アドレス空間は実
装位置＃１（４１）用のアドレス空間４１ａ 、実装位
置＃２（４２）用のアドレス空間４２ａ、実装位置＄
３ （４３）用のアドレス空間４３ａ、実装位置＃４（
４４）用のアドレス空間４４ａとなっている。８１〜８
４はアドレス空間４１ａ〜４４ａの先頭アドレスで、Ｉ
１０装置の実装位置４１．４２．４３．４４に実際に実
装されている基板の種別を示す情報を格納しておく領域
である。なお、Ｉ１０装置１基板７１、Ｉ１０装置３基
板７２にはそれぞれ「１」、「３」の種別番号が与えら
れている。この基板の種別番号にはＩ１０装置基板の種
類の他にＩ１０装置基板としての連続番号、制御ＬＳＩ
の種別などの情報が含まれている。この種別番号は各Ｉ
１０装置基板個有のものであり、該当する先頭アドレス
をアクセスすることにより、各Ｉ１０装置基板上に設定
された種別番号を読むことが可能である。これを実現す
るためには、例えば各Ｉ１０装置基板に実際に実装する
実装位置に応じてアドレス情報を設定する設定手段を設
ける必要がある。
のアドレス割付は方法を示すアドレス空間図である。同
図に示すように、Ｉ１０装置制御用のアドレス空間をＩ
１０装置の最大実装可能数で分割し、分割したアドレス
空間を各実装位置に対応して割付けている。即ち、第１
図（ａ）では最大実装可能数は４であるので、４つのア
ドレス空間に分割され、分割された各アドレス空間は実
装位置＃１（４１）用のアドレス空間４１ａ 、実装位
置＃２（４２）用のアドレス空間４２ａ、実装位置＄
３ （４３）用のアドレス空間４３ａ、実装位置＃４（
４４）用のアドレス空間４４ａとなっている。８１〜８
４はアドレス空間４１ａ〜４４ａの先頭アドレスで、Ｉ
１０装置の実装位置４１．４２．４３．４４に実際に実
装されている基板の種別を示す情報を格納しておく領域
である。なお、Ｉ１０装置１基板７１、Ｉ１０装置３基
板７２にはそれぞれ「１」、「３」の種別番号が与えら
れている。この基板の種別番号にはＩ１０装置基板の種
類の他にＩ１０装置基板としての連続番号、制御ＬＳＩ
の種別などの情報が含まれている。この種別番号は各Ｉ
１０装置基板個有のものであり、該当する先頭アドレス
をアクセスすることにより、各Ｉ１０装置基板上に設定
された種別番号を読むことが可能である。これを実現す
るためには、例えば各Ｉ１０装置基板に実際に実装する
実装位置に応じてアドレス情報を設定する設定手段を設
ける必要がある。
第２図（ａ） 、 （ｂ）に設定手段の構成例を示す。
同図（ａ）では、設定手段はスイッチ９１、アドレス比
較回路９２、種別番号を格納するレジスタ９３、出力回
路９４から構成される。この設定手段では、システムを
構築する際に、スイッチ９１で実装位置に応じたアドレ
ス情報を設定したおき（例えば上記先頭アドレス）、ｃ
ｐｕが各アドレス空間（４１ａ〜４４ａ）の先頭アドレ
スを指定すると、先頭アドレスがアドレスバスを介して
アドレス比較回路９２に人力される。このとき設定した
アドレス情報と先頭アドレスとが一致すると、その旨を
示す信号が出力回路９４の制御端子に与えられ、レジス
タ９３に格納された種別番号がデータバスに出力される
。
較回路９２、種別番号を格納するレジスタ９３、出力回
路９４から構成される。この設定手段では、システムを
構築する際に、スイッチ９１で実装位置に応じたアドレ
ス情報を設定したおき（例えば上記先頭アドレス）、ｃ
ｐｕが各アドレス空間（４１ａ〜４４ａ）の先頭アドレ
スを指定すると、先頭アドレスがアドレスバスを介して
アドレス比較回路９２に人力される。このとき設定した
アドレス情報と先頭アドレスとが一致すると、その旨を
示す信号が出力回路９４の制御端子に与えられ、レジス
タ９３に格納された種別番号がデータバスに出力される
。
この結果、ｃｐｕは各Ｉ１０装置基板の種別番号を知る
ことができる。同図（ｂ）の設定手段はスイッチ９１の
代わりに、実装位置に応じて、コネクタを介してバック
ブレーンにアースされるか否かによってアドレス情報が
設定されるようにしたものであって、その他の構成要素
は同図（ａ）の設定手段と同様である。
ことができる。同図（ｂ）の設定手段はスイッチ９１の
代わりに、実装位置に応じて、コネクタを介してバック
ブレーンにアースされるか否かによってアドレス情報が
設定されるようにしたものであって、その他の構成要素
は同図（ａ）の設定手段と同様である。
このように、本実施例のシステムでは、システムの立上
げ時にＣＰＵ （プログラム）はアドレス空間４１
ａ〜４４ａの先頭アドレス旧〜８４をアクセスしていき
、実際に実装された各１１０装置の種別番号を読むこと
で、どんなＩ１０装置構成になっているかという情報を
得ることができる。また、Ｉ１０装置基板が実装されて
いない場合は最初のＩ１０アドレスに対するアクセスに
対し、無応答となることにより識別する。通常、上記の
手段で得られたＩ１０構成情報は、Ｏ３の管理するメモ
リ上に格納され、システム毎のＩ１０管理ブロクラム、
Ｉｌｏ ドライバプログラムを編成する場合に使用され
る。
げ時にＣＰＵ （プログラム）はアドレス空間４１
ａ〜４４ａの先頭アドレス旧〜８４をアクセスしていき
、実際に実装された各１１０装置の種別番号を読むこと
で、どんなＩ１０装置構成になっているかという情報を
得ることができる。また、Ｉ１０装置基板が実装されて
いない場合は最初のＩ１０アドレスに対するアクセスに
対し、無応答となることにより識別する。通常、上記の
手段で得られたＩ１０構成情報は、Ｏ３の管理するメモ
リ上に格納され、システム毎のＩ１０管理ブロクラム、
Ｉｌｏ ドライバプログラムを編成する場合に使用され
る。
従って、Ｉ１０装置の追加、変更等に対しても、改めて
プログラムの変更を行うことなく、既に用意されたＩ１
０プログラムを、自動的に再編成することが可能である
。
プログラムの変更を行うことなく、既に用意されたＩ１
０プログラムを、自動的に再編成することが可能である
。
第１図（ａ）のシステムでは実装位置４１にＩ１０装置
１基板７１、実装位置４２にＩ１０装置３基板７２が実
装されているが、例えば実装位置４１．４２共にＩ１０
装置１基板７１を実装した場合でも各基板の識別を容易
に行うことができ、また、実装位置４３に新たにＩ１０
装置１基板７１を実装した場合においても新たなＩ１０
装置用アドレスを設定する必要はなく、実装位置４３に
対応するアドレスをリードすることで、新たに実装した
基板の種別番号（識別番号）が得られ、Ｉ１０装置の構
成を容易に認識することが可能となる。
１基板７１、実装位置４２にＩ１０装置３基板７２が実
装されているが、例えば実装位置４１．４２共にＩ１０
装置１基板７１を実装した場合でも各基板の識別を容易
に行うことができ、また、実装位置４３に新たにＩ１０
装置１基板７１を実装した場合においても新たなＩ１０
装置用アドレスを設定する必要はなく、実装位置４３に
対応するアドレスをリードすることで、新たに実装した
基板の種別番号（識別番号）が得られ、Ｉ１０装置の構
成を容易に認識することが可能となる。
尚、各実装位置に割付けられるアドレス空間の大きさは
任意であり、また基板の種別情報の内容については、本
実施例のような番号に限定されるものでなく、識別可能
な情報であれば任意に設定可能なものである。また、リ
ードする際に指定するアドレスを先頭アドレスで説明し
たが、これに限定されるものではない。
任意であり、また基板の種別情報の内容については、本
実施例のような番号に限定されるものでなく、識別可能
な情報であれば任意に設定可能なものである。また、リ
ードする際に指定するアドレスを先頭アドレスで説明し
たが、これに限定されるものではない。
（発明の効果）
以上詳細に説明したように本発明によれば、入出力装置
制御用のアドレス空間を実装位置に対応して割付けたの
で、入出力装置の種類及び数量を任意に選択できると共
に、入出力装置の変更、増設が容易にでき、しかも入出
力装置制御用のアドレス空間を効率よく使用できる。
制御用のアドレス空間を実装位置に対応して割付けたの
で、入出力装置の種類及び数量を任意に選択できると共
に、入出力装置の変更、増設が容易にでき、しかも入出
力装置制御用のアドレス空間を効率よく使用できる。
第１図（ａ） 、 （ｂ）は本発明の一実施例を示すシ
ステム構成図及びＩ１０装置制御用のアドレス空間図、
第２図（ａ） 、 （ｂ）は本実施例の設定手段の構成
図、第３図（ａ） 、 （ｂ）は従来のシステム構成図
及びアドレス空間図である。 ３１・−ユニット、 ４１〜４４−・・実装位置＃１〜＃４．４１ａ 〜４４
ａ −アドレス空間、 ５１−（：ＰＵ基板、 ６１−・・メモリ基板、
７ｌ−Ｉ１０装置１基板、 ７２−Ｉ１０装置３基板、
８１〜８４−・・先頭アドレス、９１−・・スイッチ、
９２−・・アドレス比較回路、９３−・・レジスタ、９
４−・・出力口′路。 特許出願人 沖電気工業株式会社 日本電信電話株式会社 特許出願代理人 弁理士 山 木 恵 −（ｂ） 薯＼６月・携β峙ＩＰＩン光Ｔスｒム１−（更し°７ｎ
ｉγ−１唾Ｊ第１図 （ｂｌ 話々ｆ以っ１成田 第２図 （Ｑ） （ｂ） ２足十うシスＳ、１１ｉ桟と７ドレス亨関塾１目第３図
ステム構成図及びＩ１０装置制御用のアドレス空間図、
第２図（ａ） 、 （ｂ）は本実施例の設定手段の構成
図、第３図（ａ） 、 （ｂ）は従来のシステム構成図
及びアドレス空間図である。 ３１・−ユニット、 ４１〜４４−・・実装位置＃１〜＃４．４１ａ 〜４４
ａ −アドレス空間、 ５１−（：ＰＵ基板、 ６１−・・メモリ基板、
７ｌ−Ｉ１０装置１基板、 ７２−Ｉ１０装置３基板、
８１〜８４−・・先頭アドレス、９１−・・スイッチ、
９２−・・アドレス比較回路、９３−・・レジスタ、９
４−・・出力口′路。 特許出願人 沖電気工業株式会社 日本電信電話株式会社 特許出願代理人 弁理士 山 木 恵 −（ｂ） 薯＼６月・携β峙ＩＰＩン光Ｔスｒム１−（更し°７ｎ
ｉγ−１唾Ｊ第１図 （ｂｌ 話々ｆ以っ１成田 第２図 （Ｑ） （ｂ） ２足十うシスＳ、１１ｉ桟と７ドレス亨関塾１目第３図
Claims (2)
- （１）中央処理装置のバスに対し入出力装置が実装され
た基板を所定の実装位置毎に接続させて成る電子計算機
システムにおいて、 中央処理装置が指定可能な入出力装置制御用のアドレス
空間を前記基板の最大実装可能数で分割し、分割したア
ドレス空間を各実装位置に対応して割付け、前記分割し
たアドレス空間の特定アドレスを実装された基板の種類
を含む種別情報の読出しに用いることを特徴とする入出
力装置のアドレス割付け方法。 - （２）前記基板には中央処理装置によって指定される前
記特定アドレスと、実装位置に対応して設定されるアド
レス情報とに基づいて、前記種別情報を出力する設定手
段が設けられる特許請求の範囲第１項記載の入出力装置
のアドレス割付け方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12399487A JPS63289661A (ja) | 1987-05-22 | 1987-05-22 | 入出力装置のアドレス割付け方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12399487A JPS63289661A (ja) | 1987-05-22 | 1987-05-22 | 入出力装置のアドレス割付け方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63289661A true JPS63289661A (ja) | 1988-11-28 |
Family
ID=14874408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12399487A Pending JPS63289661A (ja) | 1987-05-22 | 1987-05-22 | 入出力装置のアドレス割付け方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63289661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301276A (en) * | 1990-06-29 | 1994-04-05 | Sanyo Electric Co., Ltd. | Method and device for assigning I/O address in data processing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201461A (ja) * | 1984-03-26 | 1985-10-11 | Fujitsu Ltd | システム構成認識方式 |
-
1987
- 1987-05-22 JP JP12399487A patent/JPS63289661A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201461A (ja) * | 1984-03-26 | 1985-10-11 | Fujitsu Ltd | システム構成認識方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301276A (en) * | 1990-06-29 | 1994-04-05 | Sanyo Electric Co., Ltd. | Method and device for assigning I/O address in data processing apparatus |
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