JPH05100867A - マイクロコントローラ - Google Patents
マイクロコントローラInfo
- Publication number
- JPH05100867A JPH05100867A JP25997791A JP25997791A JPH05100867A JP H05100867 A JPH05100867 A JP H05100867A JP 25997791 A JP25997791 A JP 25997791A JP 25997791 A JP25997791 A JP 25997791A JP H05100867 A JPH05100867 A JP H05100867A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interruption
- request signal
- interrupt request
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】割り込み多重処理時における割り込み要求のと
りこぼしを防ぐと同時に、複数回の割り込み入力により
処理を短時間に且つ高精度で実現することにある。 【構成】割り込み発生回数を計測するカウンタ２，７
と、これらのカウンタ２，７において所定のカウント数
を満たした後の割り込み要求ＩＮＴＲ１Ａ，ＩＮＴＲ２
Ａおよび元の割り込み要求ＩＮＴＲ１，ＩＮＴＲ２のい
ずれかを選択し、割り込み制御回路４に対する割り込み
要求ＩＮＴ１，ＩＮＴ２を出力するセレクタ３，８とを
有する。また、この割り込み制御回路４はカウンタ／セ
レクタを制御する制御レジスタを内蔵し、いずれか１つ
の割り込み要求を選択し、ＣＰＵ５への割り込みＩＮＴ
を制御する。
りこぼしを防ぐと同時に、複数回の割り込み入力により
処理を短時間に且つ高精度で実現することにある。 【構成】割り込み発生回数を計測するカウンタ２，７
と、これらのカウンタ２，７において所定のカウント数
を満たした後の割り込み要求ＩＮＴＲ１Ａ，ＩＮＴＲ２
Ａおよび元の割り込み要求ＩＮＴＲ１，ＩＮＴＲ２のい
ずれかを選択し、割り込み制御回路４に対する割り込み
要求ＩＮＴ１，ＩＮＴ２を出力するセレクタ３，８とを
有する。また、この割り込み制御回路４はカウンタ／セ
レクタを制御する制御レジスタを内蔵し、いずれか１つ
の割り込み要求を選択し、ＣＰＵ５への割り込みＩＮＴ
を制御する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコントローラに
関し、特にＣＰＵに対する割り込み制御回路を備えたマ
イクロコントローラに関する。
関し、特にＣＰＵに対する割り込み制御回路を備えたマ
イクロコントローラに関する。
【０００２】
【従来の技術】従来、かかるマイクロコントローラはＣ
ＰＵに対しての割り込みを制御する割り込み制御回路を
備えている。
ＰＵに対しての割り込みを制御する割り込み制御回路を
備えている。
【０００３】図４は従来の一例を示すマイクロコントロ
ーラのブロック図である。図４に示すように、従来のマ
イクロコントローラ１ａは、クロック入力ＣＬＫを入力
し割り込み要求信号ＩＮＴＲ２を出力するタイマー６
と、割り込み要求信号ＩＮＴＲ１およびＩＮＴＲ２を入
力して割り込みを制御する割り込み制御回路４と、この
割り込み制御回路４より割り込みを制御されるＣＰＵ５
とを有している。すなわち、マイクロコントローラ１ａ
は割り込み要求入力信号ＩＮＴＲ１，ＩＮＴＲ２を制御
回路４の端子ＩＮＩ１，ＩＮＴ２で受け、ＣＰＵ５の割
り込み端子ＩＮＴにアクセスする。従って、割り込み制
御回路４はマイクロコントローラ１ａの外部端子ＩＮＴ
Ｒ１または内蔵タイマー回路６からの割り込み要求信号
ＩＮＴＲ１，ＩＮＴＲ２を入力し、割り込み要求の優先
度および割り込み許可・不許可の状態等を検索した後、
ＣＰＵ５に対して割り込み処理実行要求信号ＩＮＴを出
力する。
ーラのブロック図である。図４に示すように、従来のマ
イクロコントローラ１ａは、クロック入力ＣＬＫを入力
し割り込み要求信号ＩＮＴＲ２を出力するタイマー６
と、割り込み要求信号ＩＮＴＲ１およびＩＮＴＲ２を入
力して割り込みを制御する割り込み制御回路４と、この
割り込み制御回路４より割り込みを制御されるＣＰＵ５
とを有している。すなわち、マイクロコントローラ１ａ
は割り込み要求入力信号ＩＮＴＲ１，ＩＮＴＲ２を制御
回路４の端子ＩＮＩ１，ＩＮＴ２で受け、ＣＰＵ５の割
り込み端子ＩＮＴにアクセスする。従って、割り込み制
御回路４はマイクロコントローラ１ａの外部端子ＩＮＴ
Ｒ１または内蔵タイマー回路６からの割り込み要求信号
ＩＮＴＲ１，ＩＮＴＲ２を入力し、割り込み要求の優先
度および割り込み許可・不許可の状態等を検索した後、
ＣＰＵ５に対して割り込み処理実行要求信号ＩＮＴを出
力する。
【０００４】要するに、従来のマイクロコントローラ１
ａは外部からの割り込み要求信号ＩＮＴＲ１と内部回路
からの割り込み要求信号ＩＮＴＲ２はそれぞれ割り込み
制御回路４に対する割り込み要求信号ＩＮＴ１，ＩＮＴ
２として直接取り込まれる。この割り込み制御回路４は
内部で優先順位等の判定を行った後、ＣＰＵ５に対して
割り込み要求信号ＩＮＴを出力する。
ａは外部からの割り込み要求信号ＩＮＴＲ１と内部回路
からの割り込み要求信号ＩＮＴＲ２はそれぞれ割り込み
制御回路４に対する割り込み要求信号ＩＮＴ１，ＩＮＴ
２として直接取り込まれる。この割り込み制御回路４は
内部で優先順位等の判定を行った後、ＣＰＵ５に対して
割り込み要求信号ＩＮＴを出力する。
【０００５】
【発明が解決しようとする課題】上述した従来のマイク
ロコントローラは、割り込み要求が発生した場合、各割
り込み要求信号が直接割り込み制御回路に入力されるた
め、多重処理においては割り込み発生要求のとりこぼし
を生じたり、複数回の割り込み入力を検知することによ
って所定の処理を実行したい場合には、割り込み発生回
数をソフトウエアにより計測する必要があるという欠点
がある。また、ハードウエア・タイマーを用いて長時間
におよぶ処理の実行時間を計測したい場合等もタイマー
用カウント・レジスタのオーバーフロウやアンダーフロ
ウによる割り込み等の発生回数をソフトウエアにより管
理する必要があり、専用プログラムの作成を必要とされ
る他、計測の精度にも影響を及ぼす等の欠点が生じてい
る。
ロコントローラは、割り込み要求が発生した場合、各割
り込み要求信号が直接割り込み制御回路に入力されるた
め、多重処理においては割り込み発生要求のとりこぼし
を生じたり、複数回の割り込み入力を検知することによ
って所定の処理を実行したい場合には、割り込み発生回
数をソフトウエアにより計測する必要があるという欠点
がある。また、ハードウエア・タイマーを用いて長時間
におよぶ処理の実行時間を計測したい場合等もタイマー
用カウント・レジスタのオーバーフロウやアンダーフロ
ウによる割り込み等の発生回数をソフトウエアにより管
理する必要があり、専用プログラムの作成を必要とされ
る他、計測の精度にも影響を及ぼす等の欠点が生じてい
る。
【０００６】本発明の目的は、かかる割り込み多重処理
における割り込み要求信号のとりこぼしを防止するとと
もに、割り込み発生回数の計測処理等を短時間に且つ高
精度で実現することのできるマイクロコントローラを提
供することにある。
における割り込み要求信号のとりこぼしを防止するとと
もに、割り込み発生回数の計測処理等を短時間に且つ高
精度で実現することのできるマイクロコントローラを提
供することにある。
【０００７】
【課題を解決するための手段】本発明のマイクロコント
ローラは、外部からの割り込み要求信号を入力し要求回
数が所定数に達した際に割り込み要求信号を出力する割
り込み処理用カウンタと、前記割り込み処理用カウンタ
からの前記割り込み要求信号および前記外部割り込み要
求信号を入力して一方を選択するセレクタと、前記割り
込み要求信号を受け付けＣＰＵに対して割り込み処理要
求を行なう割り込み制御回路とを有して構成される。
ローラは、外部からの割り込み要求信号を入力し要求回
数が所定数に達した際に割り込み要求信号を出力する割
り込み処理用カウンタと、前記割り込み処理用カウンタ
からの前記割り込み要求信号および前記外部割り込み要
求信号を入力して一方を選択するセレクタと、前記割り
込み要求信号を受け付けＣＰＵに対して割り込み処理要
求を行なう割り込み制御回路とを有して構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示すマイクロコ
ントローラの構成図である。図１に示すように、本実施
例のマイクロコントローラ１は前述した図４の従来例に
対し、アップ／ダウンカウンタ２，７と、カウンタ出力
および元信号とを切換えるセレクタ３，８とを付加した
構成である。外部からの割り込み要求端子ＩＮＴＲ１か
ら入力した信号はアップ／ダウン・カウンタ２に入力さ
れるとともに、セレクタ３に直接供給される。このアッ
プ／ダウン・カウンタ２においては、割り込み要求信号
ＩＮＴＲ１が発生する度に１ずつインクリメントまたは
ディクリメントを行なう。ディクリメント時において
は、カウント数が０になった時点でセレクタ４に対し割
り込み要求信号ＩＮＴＲ１Ａを出力する。セレクタ３に
おいては、外部から入力された割り込み要求信号ＩＮＴ
Ｒ１とカウンタ２から出力された割り込み要求信号ＩＮ
ＴＲ１Ａのいずれかを選択し、割り込み制御回路４に対
する割り込み要求信号ＩＮＴ１を出力する。
ントローラの構成図である。図１に示すように、本実施
例のマイクロコントローラ１は前述した図４の従来例に
対し、アップ／ダウンカウンタ２，７と、カウンタ出力
および元信号とを切換えるセレクタ３，８とを付加した
構成である。外部からの割り込み要求端子ＩＮＴＲ１か
ら入力した信号はアップ／ダウン・カウンタ２に入力さ
れるとともに、セレクタ３に直接供給される。このアッ
プ／ダウン・カウンタ２においては、割り込み要求信号
ＩＮＴＲ１が発生する度に１ずつインクリメントまたは
ディクリメントを行なう。ディクリメント時において
は、カウント数が０になった時点でセレクタ４に対し割
り込み要求信号ＩＮＴＲ１Ａを出力する。セレクタ３に
おいては、外部から入力された割り込み要求信号ＩＮＴ
Ｒ１とカウンタ２から出力された割り込み要求信号ＩＮ
ＴＲ１Ａのいずれかを選択し、割り込み制御回路４に対
する割り込み要求信号ＩＮＴ１を出力する。
【００１０】一方、タイマー６等のマイクロコントロー
ラ１に内に割り込み発生源となる機能を有する場合も上
述の外部割り込みによる処理と同様に、タイマー６から
の割り込み要求出力信号ＩＮＴＲ２はセレクタ８に直に
入力されるとともに、アップ／ダウン・カウンタ７にも
入力される。すなわち、割り込み信号ＩＮＴＲ２のパル
スによりカウント数がインクリメントまたはディクリメ
ントされる。ディクリメントに指定された場合は、カウ
ント数が０になった時点で割り込み要求信号ＩＮＴＲ２
Ａがカウンタ７から出力され、セレクタ８において割り
込み要求信号ＩＮＴＲ２Ａとタイマー６からの割り込み
要求信号ＩＮＴＲ２のいずれかを選択し、割り込み制御
回路４に割り込み要求信号ＩＮＴ２として供給される。
ラ１に内に割り込み発生源となる機能を有する場合も上
述の外部割り込みによる処理と同様に、タイマー６から
の割り込み要求出力信号ＩＮＴＲ２はセレクタ８に直に
入力されるとともに、アップ／ダウン・カウンタ７にも
入力される。すなわち、割り込み信号ＩＮＴＲ２のパル
スによりカウント数がインクリメントまたはディクリメ
ントされる。ディクリメントに指定された場合は、カウ
ント数が０になった時点で割り込み要求信号ＩＮＴＲ２
Ａがカウンタ７から出力され、セレクタ８において割り
込み要求信号ＩＮＴＲ２Ａとタイマー６からの割り込み
要求信号ＩＮＴＲ２のいずれかを選択し、割り込み制御
回路４に割り込み要求信号ＩＮＴ２として供給される。
【００１１】また、これらセレクタ３およびセレクタ８
において、カウンタ２，７からの出力をマスクした場合
は、外部からの割り込み要求信号ＩＮＴＲ１とタイマー
６からの割り込み要求信号ＩＮＴＲ２がそれぞれ割り込
み制御回路４に対する割り込み要求信号ＩＮＴ１，ＩＮ
Ｔ２として直接入力される。この割り込み制御回路４に
おいては、割り込み要求入力ＩＮＴ１，ＩＮＴ２の優先
順位等を判定した後、ＣＰＵ５に対して割り込み要求信
号ＩＮＴを出力する。しかも、この割り込み制御回路４
は、図示していないが、カウンタ２，７およびセレクタ
３，８を制御するレジスタを内蔵している。尚、この制
御レジスタについては、以下に説明する。
において、カウンタ２，７からの出力をマスクした場合
は、外部からの割り込み要求信号ＩＮＴＲ１とタイマー
６からの割り込み要求信号ＩＮＴＲ２がそれぞれ割り込
み制御回路４に対する割り込み要求信号ＩＮＴ１，ＩＮ
Ｔ２として直接入力される。この割り込み制御回路４に
おいては、割り込み要求入力ＩＮＴ１，ＩＮＴ２の優先
順位等を判定した後、ＣＰＵ５に対して割り込み要求信
号ＩＮＴを出力する。しかも、この割り込み制御回路４
は、図示していないが、カウンタ２，７およびセレクタ
３，８を制御するレジスタを内蔵している。尚、この制
御レジスタについては、以下に説明する。
【００１２】図２（ａ），（ｂ）はそれぞれ図１におけ
る各アップ／ダウン・カウンタに内蔵されるカウンタ数
各納用レジスタの構成図である。図２（ａ），（ｂ）に
示すように、カウント数格納レジスタ９は割り込み要求
信号ＩＮＴＲ１のためのカウントレジスタであり、アッ
プ／ダウン・カウンタ２に内蔵される。また、カウント
数格納レジスタ１０は割り込み要求信号ＩＮＴＲ２のた
めのカウントレジスタであり、アップ／ダウン・カウン
タ７に内蔵される。これらのカウントレジスタ９，１０
はカウント数の設定およびチェックができるようにする
ため、書き込みと読み出しのいずれも可能になってい
る。
る各アップ／ダウン・カウンタに内蔵されるカウンタ数
各納用レジスタの構成図である。図２（ａ），（ｂ）に
示すように、カウント数格納レジスタ９は割り込み要求
信号ＩＮＴＲ１のためのカウントレジスタであり、アッ
プ／ダウン・カウンタ２に内蔵される。また、カウント
数格納レジスタ１０は割り込み要求信号ＩＮＴＲ２のた
めのカウントレジスタであり、アップ／ダウン・カウン
タ７に内蔵される。これらのカウントレジスタ９，１０
はカウント数の設定およびチェックができるようにする
ため、書き込みと読み出しのいずれも可能になってい
る。
【００１３】図３は図１に示す割り込み制御回路に内蔵
されるセレクタ／カウンタ制御レジスタの構成図であ
る。図３に示すように、かかるセレクタ／カウンタ制御
レジスタ１１はセレクタ３，８とカウンタ２，７の動作
を規定するレジスタである。このレジスタ１１内には、
カウンタ２，７のインクリメントあるいはディクリメン
トの方向を指定するビット１３，１５と、セレクタ３，
８への複数の割り込み要求入力信号に対して割り込み要
求出力信号ＩＮＴ１，ＩＮＴ２を選択するビット１２，
１４とがある。これらのビットの内、ビット１２とビッ
ト１３は割り込み要求信号ＩＮＴＲ１用であり、またビ
ット１４とビット１５は割り込み要求信号ＩＮＴＲ２用
である。
されるセレクタ／カウンタ制御レジスタの構成図であ
る。図３に示すように、かかるセレクタ／カウンタ制御
レジスタ１１はセレクタ３，８とカウンタ２，７の動作
を規定するレジスタである。このレジスタ１１内には、
カウンタ２，７のインクリメントあるいはディクリメン
トの方向を指定するビット１３，１５と、セレクタ３，
８への複数の割り込み要求入力信号に対して割り込み要
求出力信号ＩＮＴ１，ＩＮＴ２を選択するビット１２，
１４とがある。これらのビットの内、ビット１２とビッ
ト１３は割り込み要求信号ＩＮＴＲ１用であり、またビ
ット１４とビット１５は割り込み要求信号ＩＮＴＲ２用
である。
【００１４】
【発明の効果】以上説明したように、本発明のマイクロ
コントローラは、割り込み要求信号の発生回数を計測し
且つ割り込み要求出力機能を有するカウンタおよびセレ
クタを備えることにより、割り込み多重処理における割
り込み要求信号のとりこぼしを防止できるとともに、割
り込み発生回数の計測処理等を短時間に且つ高精度で実
現することができるという効果がある。
コントローラは、割り込み要求信号の発生回数を計測し
且つ割り込み要求出力機能を有するカウンタおよびセレ
クタを備えることにより、割り込み多重処理における割
り込み要求信号のとりこぼしを防止できるとともに、割
り込み発生回数の計測処理等を短時間に且つ高精度で実
現することができるという効果がある。
【図１】本発明の一実施例を示すマイクロコントローラ
のブロック図である。
のブロック図である。
【図２】図１における各アップ／ダウン・カウンタに内
蔵されるカウント数格納レジスタの構成図である。
蔵されるカウント数格納レジスタの構成図である。
【図３】図１に示す割り込み制御回路に内蔵されるセレ
クタ／カウンタ制御レジスタの構成図である。
クタ／カウンタ制御レジスタの構成図である。
【図４】従来の一例を示すマイクロコントローラのブロ
ック図である。
ック図である。
１ マイクロコントローラ ２，７ アップ／ダウン・カウンタ ３，８ セレクタ ４ 割り込み制御回路 ５ ＣＰＵ ６ タイマー ９，１０ カウントレジスタ １１ 制御レジスタ １２，１４ カウンタ制御ビット １３，１５ セレクタ制御ビット ＩＮＴＲ１ 外部割り込み要求入力信号 ＣＬＫ クロック入力 ＩＮＴ１，ＩＮＴ２，ＩＮＴ 割り込み要求信号
Claims (1)
- 【請求項１】 外部からの割り込み要求信号を入力し要
求回数が所定数に達した際に割り込み要求信号を出力す
る割り込み処理用カウンタと、前記割り込み処理用カウ
ンタからの前記割り込み要求信号および前記外部割り込
み要求信号を入力して一方を選択するセレクタと、前記
割り込み要求信号を受け付けＣＰＵに対して割り込み処
理要求を行なう割り込み制御回路とを有することを特徴
とするマイクロコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25997791A JPH05100867A (ja) | 1991-10-08 | 1991-10-08 | マイクロコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25997791A JPH05100867A (ja) | 1991-10-08 | 1991-10-08 | マイクロコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100867A true JPH05100867A (ja) | 1993-04-23 |
Family
ID=17341565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25997791A Pending JPH05100867A (ja) | 1991-10-08 | 1991-10-08 | マイクロコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100867A (ja) |
-
1991
- 1991-10-08 JP JP25997791A patent/JPH05100867A/ja active Pending
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