JPH05100776A - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
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- JPH05100776A JPH05100776A JP3260165A JP26016591A JPH05100776A JP H05100776 A JPH05100776 A JP H05100776A JP 3260165 A JP3260165 A JP 3260165A JP 26016591 A JP26016591 A JP 26016591A JP H05100776 A JPH05100776 A JP H05100776A
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Abstract
(57)【要約】
【目的】異なる発振安定時間を有する多種類の発振子に
も無駄なく対応させる。 【構成】リセット信号ＳＲを入力してその発生時点に同
期した１ショットリセット信号Ｓ１を出力する１ショッ
ト信号発生回路１と、１ショットリセット信号Ｓ１を入
力して発振クロック信号ＳＣＬＫをカウントして短時間
タイマ−信号ＳＳおよび長時間タイマ−信号ＳＬをそれ
ぞれ出力するタイマ−カウンタ２と、リセット信号Ｒ
Ｓ，１ショットリセット信号Ｓ１および短時間タイマ−
信号ＳＳを入力する前段のＲＳフリップフロップ４と、
このフリップフロップ出力信号Ｓ４，リセット信号ＳＲ
の反転信号ＳＲＲおよび長時間タイマ−信号ＳＬを入力
して論理出力信号Ｓ５を出力する論理ゲ−ト５と、論理
出力信号Ｓ５をリセット端Ｒにまたリセット信号ＳＲを
セット端Ｓに入力して内部回路リセット信号ＳＩＲを出
力する後段のＲＳフリップフロップ１０とを有する内部
回路リセット信号発生回路３とを含んでいる。
も無駄なく対応させる。 【構成】リセット信号ＳＲを入力してその発生時点に同
期した１ショットリセット信号Ｓ１を出力する１ショッ
ト信号発生回路１と、１ショットリセット信号Ｓ１を入
力して発振クロック信号ＳＣＬＫをカウントして短時間
タイマ−信号ＳＳおよび長時間タイマ−信号ＳＬをそれ
ぞれ出力するタイマ−カウンタ２と、リセット信号Ｒ
Ｓ，１ショットリセット信号Ｓ１および短時間タイマ−
信号ＳＳを入力する前段のＲＳフリップフロップ４と、
このフリップフロップ出力信号Ｓ４，リセット信号ＳＲ
の反転信号ＳＲＲおよび長時間タイマ−信号ＳＬを入力
して論理出力信号Ｓ５を出力する論理ゲ−ト５と、論理
出力信号Ｓ５をリセット端Ｒにまたリセット信号ＳＲを
セット端Ｓに入力して内部回路リセット信号ＳＩＲを出
力する後段のＲＳフリップフロップ１０とを有する内部
回路リセット信号発生回路３とを含んでいる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に内部回路リセット信号発生回路に関する。
関し、特に内部回路リセット信号発生回路に関する。
【０００２】
【従来の技術】従来、マイクロコンピュータはリセット
時から発振器が発振を開始した場合に必要とされる発振
安定時間に対応して回路が安定に動作するように、リセ
ット動作として、リセット信号の解除後に発振クロック
のカウントを開始し、次に所定の発振安定時間をカウン
トした後に内部回路リセット信号を解除していた。
時から発振器が発振を開始した場合に必要とされる発振
安定時間に対応して回路が安定に動作するように、リセ
ット動作として、リセット信号の解除後に発振クロック
のカウントを開始し、次に所定の発振安定時間をカウン
トした後に内部回路リセット信号を解除していた。
【０００３】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、設定された発振安定時間が１つに固
定されているので、水晶やセラミック発振子等の多種の
発振子の異なる発振安定時間に対応することは不可能で
あった。
ロコンピュータは、設定された発振安定時間が１つに固
定されているので、水晶やセラミック発振子等の多種の
発振子の異なる発振安定時間に対応することは不可能で
あった。
【０００４】また、リセット信号の解除直後から発振ク
ロックのカウントを開始するので、リセット期間中に発
振が安定した場合には無駄に長い発振安定時間を費やし
てしまうという欠点があった。
ロックのカウントを開始するので、リセット期間中に発
振が安定した場合には無駄に長い発振安定時間を費やし
てしまうという欠点があった。
【０００５】本発明の目的は、異なる発振安定時間を有
する多種類の発振子にも無駄なく対応するマイクロコン
ピュ−タを提供することにある。
する多種類の発振子にも無駄なく対応するマイクロコン
ピュ−タを提供することにある。
【０００６】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、リセット信号を入力してその発生に同期した
１ショットリセット信号を出力する１ショット信号発生
回路と、前記１ショットリセット信号を入力して発振ク
ロック信号をカウントし短時間タイマ−信号および長時
間タイマ−信号をそれぞれ出力するタイマ−カウンタ
と、前記リセット信号，前記１ショットリセット信号お
よび前記短時間タイマ−信号を入力する前段のＲＳフリ
ップフロップと、該ＲＳフリップフロップの出力信号，
前記リセット信号の反転信号および前記長時間タイマ−
信号とを入力して論理出力信号を出力する論理ゲ−ト
と、前記論理出力信号をリセット端にまた前記リセット
信号をセット端に入力して内部回路リセット信号を出力
する後段のＲＳフリップフロップとを有する内部回路リ
セット信号発生回路とを含んで構成されている。
ュータは、リセット信号を入力してその発生に同期した
１ショットリセット信号を出力する１ショット信号発生
回路と、前記１ショットリセット信号を入力して発振ク
ロック信号をカウントし短時間タイマ−信号および長時
間タイマ−信号をそれぞれ出力するタイマ−カウンタ
と、前記リセット信号，前記１ショットリセット信号お
よび前記短時間タイマ−信号を入力する前段のＲＳフリ
ップフロップと、該ＲＳフリップフロップの出力信号，
前記リセット信号の反転信号および前記長時間タイマ−
信号とを入力して論理出力信号を出力する論理ゲ−ト
と、前記論理出力信号をリセット端にまた前記リセット
信号をセット端に入力して内部回路リセット信号を出力
する後段のＲＳフリップフロップとを有する内部回路リ
セット信号発生回路とを含んで構成されている。
【０００７】
【実施例】次に本発明について図面を参照して説明をす
る。図１は本発明の第１の実施例のブロック図である。
本実施例のマイクロコンピュータは、リセット信号ＳＲ
を入力してその発生時点に同期した１ショットリセット
信号Ｓ１を出力する１ショット信号発生回路１と、１シ
ョットリセット信号Ｓ１を入力して発振クロック信号Ｓ
ＣＬＫをカウントして短時間タイマ−信号ＳＳおよび長
時間タイマ−信号ＳＬをそれぞれ出力するタイマ−カウ
ンタ２と、リセット信号ＲＳ，１ショットリセット信号
Ｓ１および短時間タイマ−信号ＳＳを入力する前段のＲ
Ｓフリップフロップ４と、このフリップフロップ出力信
号Ｓ４，リセット信号ＳＲの反転信号ＳＲＲおよび長時
間タイマ−信号ＳＬを入力して論理出力信号Ｓ５を出力
する論理ゲ−ト５と、論理出力信号Ｓ５をリセット端Ｒ
にまたリセット信号ＳＲをセット端Ｓに入力して内部回
路リセット信号ＳＩＲを出力する後段のＲＳフリップフ
ロップ１０とを有する内部回路リセット信号発生回路３
とを含んでいる。
る。図１は本発明の第１の実施例のブロック図である。
本実施例のマイクロコンピュータは、リセット信号ＳＲ
を入力してその発生時点に同期した１ショットリセット
信号Ｓ１を出力する１ショット信号発生回路１と、１シ
ョットリセット信号Ｓ１を入力して発振クロック信号Ｓ
ＣＬＫをカウントして短時間タイマ−信号ＳＳおよび長
時間タイマ−信号ＳＬをそれぞれ出力するタイマ−カウ
ンタ２と、リセット信号ＲＳ，１ショットリセット信号
Ｓ１および短時間タイマ−信号ＳＳを入力する前段のＲ
Ｓフリップフロップ４と、このフリップフロップ出力信
号Ｓ４，リセット信号ＳＲの反転信号ＳＲＲおよび長時
間タイマ−信号ＳＬを入力して論理出力信号Ｓ５を出力
する論理ゲ−ト５と、論理出力信号Ｓ５をリセット端Ｒ
にまたリセット信号ＳＲをセット端Ｓに入力して内部回
路リセット信号ＳＩＲを出力する後段のＲＳフリップフ
ロップ１０とを有する内部回路リセット信号発生回路３
とを含んでいる。
【０００８】このマイクロコンピュータを使用する際、
リセット時に発振器が発振を開始するが、リセット動作
はこの発振定常状態に安定するまでの発振安定時間を考
慮して内部回路リセット信号ＳＩＲの解除を所定時間保
留する。本実施例では、使用している４．１９ＭＨｚの
セラミック発振子及び水晶発振子の発振安定時間をそれ
ぞれ１６ｍｓｅｃ，３３ｍｓｅｃとし、両方の発振子に
対応している。
リセット時に発振器が発振を開始するが、リセット動作
はこの発振定常状態に安定するまでの発振安定時間を考
慮して内部回路リセット信号ＳＩＲの解除を所定時間保
留する。本実施例では、使用している４．１９ＭＨｚの
セラミック発振子及び水晶発振子の発振安定時間をそれ
ぞれ１６ｍｓｅｃ，３３ｍｓｅｃとし、両方の発振子に
対応している。
【０００９】次に、図２の各信号の波形図を用いて各ブ
ロックの動作を説明する。１ショット信号発生回路１
は、リセット信号ＳＲが”Ｈ”レベルになると１ショッ
トリセット信号Ｓ１として一時的に”Ｈ”レベルを出力
し、リセット信号ＳＲと共に内部リセット信号発生回路
３およびタイマ−カウンタ２をイニシャライズする。こ
れにより内部回路リセット信号回路３は内部回路リセッ
ト信号ＳＩＲを”Ｈ”レベルとして内部回路をリセット
状態とする。
ロックの動作を説明する。１ショット信号発生回路１
は、リセット信号ＳＲが”Ｈ”レベルになると１ショッ
トリセット信号Ｓ１として一時的に”Ｈ”レベルを出力
し、リセット信号ＳＲと共に内部リセット信号発生回路
３およびタイマ−カウンタ２をイニシャライズする。こ
れにより内部回路リセット信号回路３は内部回路リセッ
ト信号ＳＩＲを”Ｈ”レベルとして内部回路をリセット
状態とする。
【００１０】タイマ−カウンタ２は１ショットリセット
信号Ｓ１が”Ｈ”レベルから”Ｌ”レベルへ変化した
後、４．１９ＭＨｚ発振子からの発振クロックＳＣＬＫ
のカウントを開始し、２の１６乗発目をカウントする約
１６ｍｓｅｃ後の時点ｔＳに短時間タイマ−信号ＳＳ
を”Ｈ”レベルとし 又、２の１７乗発目をカウントし
て約３３ｍｓｅｃ後の時点ｔＬに長時間タイマ−信号Ｓ
Ｌを”Ｈ”レベルとし、内部回路リセット信号発生回路
３にそれぞれの発振安定時間の経過を伝達する。
信号Ｓ１が”Ｈ”レベルから”Ｌ”レベルへ変化した
後、４．１９ＭＨｚ発振子からの発振クロックＳＣＬＫ
のカウントを開始し、２の１６乗発目をカウントする約
１６ｍｓｅｃ後の時点ｔＳに短時間タイマ−信号ＳＳ
を”Ｈ”レベルとし 又、２の１７乗発目をカウントし
て約３３ｍｓｅｃ後の時点ｔＬに長時間タイマ−信号Ｓ
Ｌを”Ｈ”レベルとし、内部回路リセット信号発生回路
３にそれぞれの発振安定時間の経過を伝達する。
【００１１】内部回路リセット信号発生回路３は、リセ
ット信号ＳＲの解除すなわち”Ｈ”レベルから”Ｌ”レ
ベルの変化時点ｔＡ，ｔＢおよびｔＣに対応して内部回
路リセット信号ＳＩＲを”Ｌ”レベルにするが、リセッ
ト信号ＳＲが短時間タイマ−信号ＳＳの出力時点ｔＳよ
りも以前に解除された場合（以下モードＡとする）と、
短時間タイマ−信号ＳＳの出力時点ｔＳと長時間タイマ
−信号ＳＬの出力時点ｔＬとの間に解除された場合（以
下モードＢとする）と、長時間タイマ−信号ＳＬの出力
時点ｔＬの後に解除された場合（以下モードＣとする）
によって、それぞれ異なった解除のタイミングを選択し
て内部回路リセット信号ＳＩＲを解除する。
ット信号ＳＲの解除すなわち”Ｈ”レベルから”Ｌ”レ
ベルの変化時点ｔＡ，ｔＢおよびｔＣに対応して内部回
路リセット信号ＳＩＲを”Ｌ”レベルにするが、リセッ
ト信号ＳＲが短時間タイマ−信号ＳＳの出力時点ｔＳよ
りも以前に解除された場合（以下モードＡとする）と、
短時間タイマ−信号ＳＳの出力時点ｔＳと長時間タイマ
−信号ＳＬの出力時点ｔＬとの間に解除された場合（以
下モードＢとする）と、長時間タイマ−信号ＳＬの出力
時点ｔＬの後に解除された場合（以下モードＣとする）
によって、それぞれ異なった解除のタイミングを選択し
て内部回路リセット信号ＳＩＲを解除する。
【００１２】次に、上記の各３モードにおける動作につ
いてさらに詳細に説明する。内部回路リセット信号発生
回路３は、モードＡの場合に、リセット信号ＳＲが”
Ｌ”レベルとなった時、短時間タイマ−信号ＳＳが”
Ｌ”レベルなので短時間タイマ−信号ＳＳが”Ｈ”レベ
ルになるタイミングを選択し、約１６ｍｓｅｃの発振安
定時間ＴＳを確保した後に内部回路リセット信号ＳＩＲ
を”Ｌ”レベルとし内部回路のリセットを解除する。
いてさらに詳細に説明する。内部回路リセット信号発生
回路３は、モードＡの場合に、リセット信号ＳＲが”
Ｌ”レベルとなった時、短時間タイマ−信号ＳＳが”
Ｌ”レベルなので短時間タイマ−信号ＳＳが”Ｈ”レベ
ルになるタイミングを選択し、約１６ｍｓｅｃの発振安
定時間ＴＳを確保した後に内部回路リセット信号ＳＩＲ
を”Ｌ”レベルとし内部回路のリセットを解除する。
【００１３】モードＢの場合は、リセット信号ＳＲが”
Ｌ”レベルとなった時に短時間タイマ−信号ＳＳが”
Ｈ”レベルなので、長時間タイマ−信号ＳＬが”Ｈ”レ
ベルになるタイミングを選択し、約３３ｍｓｅｃの発振
安定時間ＴＬを確保した後、内部回路リセット信号ＳＩ
Ｒを”Ｌ”レベルとして内部回路のリセットを解除す
る。
Ｌ”レベルとなった時に短時間タイマ−信号ＳＳが”
Ｈ”レベルなので、長時間タイマ−信号ＳＬが”Ｈ”レ
ベルになるタイミングを選択し、約３３ｍｓｅｃの発振
安定時間ＴＬを確保した後、内部回路リセット信号ＳＩ
Ｒを”Ｌ”レベルとして内部回路のリセットを解除す
る。
【００１４】モードＣの場合は、リセット信号ＳＲが”
Ｌ”レベルとなった時に短時間タイマ−信号ＳＳが”
Ｈ”レベルなので長時間タイマ−信号ＳＬが”Ｈ”レベ
ルになるタイミングを選択するがすでに長時間タイマ−
信号ＳＬも”Ｈ”レベルとなっているので、リセット信
号ＳＲの解除に同期し内部回路リセット信号ＳＩＲを”
Ｌ”レベルとし内部回路のリセットを解除する。
Ｌ”レベルとなった時に短時間タイマ−信号ＳＳが”
Ｈ”レベルなので長時間タイマ−信号ＳＬが”Ｈ”レベ
ルになるタイミングを選択するがすでに長時間タイマ−
信号ＳＬも”Ｈ”レベルとなっているので、リセット信
号ＳＲの解除に同期し内部回路リセット信号ＳＩＲを”
Ｌ”レベルとし内部回路のリセットを解除する。
【００１５】以上説明したように、リセット信号ＳＲの
解除されるタイミングに応じ発振安定時間ＴＳ，ＴＬと
して約１６ｍｓｅｃまたは約３３ｍｓｅｃのいずれか一
方を選択し用いることができ、セラミック発振子と水晶
発振子の何れを使用する場合にも容易に対応できる。
解除されるタイミングに応じ発振安定時間ＴＳ，ＴＬと
して約１６ｍｓｅｃまたは約３３ｍｓｅｃのいずれか一
方を選択し用いることができ、セラミック発振子と水晶
発振子の何れを使用する場合にも容易に対応できる。
【００１６】図３は本発明の第２の実施例のブロック図
であり、図４は図３のブロックの動作を説明するための
各信号のタイミング図である。本実施例の内部回路リセ
ット信号発生回路３ａは、図１の第１の実施例の論理ゲ
−ト５の構成を論理ゲ−ト５ａに変更している点以外は
同一である。すなわち、３入力ＡＮＤゲ−ト８を２入力
ＡＮＤゲ−ト８ａに、またＲＳフリップフロップ４の出
力端Ｑと３入力ゲ−ト８との間のインバ−タ６をＡＮＤ
ゲ−ト７との間に移動・挿入している。
であり、図４は図３のブロックの動作を説明するための
各信号のタイミング図である。本実施例の内部回路リセ
ット信号発生回路３ａは、図１の第１の実施例の論理ゲ
−ト５の構成を論理ゲ−ト５ａに変更している点以外は
同一である。すなわち、３入力ＡＮＤゲ−ト８を２入力
ＡＮＤゲ−ト８ａに、またＲＳフリップフロップ４の出
力端Ｑと３入力ゲ−ト８との間のインバ−タ６をＡＮＤ
ゲ−ト７との間に移動・挿入している。
【００１７】本実施例は前述の第１の実施例に比べリセ
ット信号ＳＲの解除すなわち”Ｈ”レベルから”Ｌ”レ
ベルの変化に伴う内部回路リセット信号発生回路３ａの
動作が以下のように異なる。内部回路リセット信号発生
回路３ａは、モードＡの場合リセット信号ＳＲが”Ｌ”
レベルとなった時に短時間タイマ−信号ＳＳが”Ｌ”レ
ベルなので長時間タイマ−信号ＳＬが”Ｈ”レベルにな
るタイミングを選択し約３３ｍｓｅｃの発振安定時間Ｔ
Ｌを確保した後に内部回路リセット信号ＳＩＲを”Ｌ”
レベルとして内部回路のリセットを解除する。
ット信号ＳＲの解除すなわち”Ｈ”レベルから”Ｌ”レ
ベルの変化に伴う内部回路リセット信号発生回路３ａの
動作が以下のように異なる。内部回路リセット信号発生
回路３ａは、モードＡの場合リセット信号ＳＲが”Ｌ”
レベルとなった時に短時間タイマ−信号ＳＳが”Ｌ”レ
ベルなので長時間タイマ−信号ＳＬが”Ｈ”レベルにな
るタイミングを選択し約３３ｍｓｅｃの発振安定時間Ｔ
Ｌを確保した後に内部回路リセット信号ＳＩＲを”Ｌ”
レベルとして内部回路のリセットを解除する。
【００１８】モードＢ，Ｃの場合は、リセット信号ＳＲ
が”Ｌ”レベルとなった時に短時間タイマ−信号ＳＳ
が”Ｈ”レベルなので短時間タイマ−信号ＳＳが”Ｈ”
レベルになるタイミングを選択するが、すでに短時間タ
イマ−信号ＳＳは”Ｈ”レベルとなっているので、リセ
ット信号ＳＲの解除に同期して内部回路リセット信号Ｓ
ＩＲを”Ｌ”レベルとして内部回路のリセットを解除す
る。そこで本実施例おいても第１の実施例と同一の効果
が得られる。
が”Ｌ”レベルとなった時に短時間タイマ−信号ＳＳ
が”Ｈ”レベルなので短時間タイマ−信号ＳＳが”Ｈ”
レベルになるタイミングを選択するが、すでに短時間タ
イマ−信号ＳＳは”Ｈ”レベルとなっているので、リセ
ット信号ＳＲの解除に同期して内部回路リセット信号Ｓ
ＩＲを”Ｌ”レベルとして内部回路のリセットを解除す
る。そこで本実施例おいても第１の実施例と同一の効果
が得られる。
【００１９】
【発明の効果】以上説明したように本発明のマイクロコ
ンピュータは、リセット信号の解除されるタイミングに
基づき発振安定時間を選択することができ、水晶，セラ
ミック発振子等の発振安定時間の異なる多種の発振子に
対応してマイクロコンピュータを使用する事ができる。
ンピュータは、リセット信号の解除されるタイミングに
基づき発振安定時間を選択することができ、水晶，セラ
ミック発振子等の発振安定時間の異なる多種の発振子に
対応してマイクロコンピュータを使用する事ができる。
【００２０】また、リセット信号入力中も発振クロック
をカウントするので、リセット期間中に発振が安定した
場合に不必要な発振安定時間を費やすことなく内部回路
のリセットを解除し動作を開始する事ができるという効
果がある。
をカウントするので、リセット期間中に発振が安定した
場合に不必要な発振安定時間を費やすことなく内部回路
のリセットを解除し動作を開始する事ができるという効
果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１のブロックの動作を説明するために示す各
信号のタイミング図である。
信号のタイミング図である。
【図３】本発明の第２の実施例のブロック図である。
【図４】図３のブロックの動作を説明するために示す各
信号のタイミング図である。
信号のタイミング図である。
１ １ショット信号発生回路 ２ タイマ−カウンタ ３ 内部回路リセット信号発生回路 ４，１０ ＲＳフリップフロップ ５，５ａ 論理ゲ−ト ６ インバ−タ ７，８ ３入力ＡＮＤゲ−ト ８ａ ２入力ＡＮＤゲ−ト Ｓ１ １ショット信号 Ｓ４ フリップフロップ出力信号 Ｓ５ 論理出力信号 ＳＣＬＫ 発振クロック ＳＩＲ 内部回路リセット信号 ＳＬ 長時間タイマ−信号 ＳＲ リセット信号 ＳＳ 短時間タイマ−信号 ｔＡ，ｔＢ，ｔＣ リセット信号の解除時点 ｔＬ 短時間タイマ−信号発生時点 ｔＳ 短時間タイマ−信号発生時点
Claims (2)
- 【請求項１】 リセット信号を入力してその発生に同期
した１ショットリセット信号を出力する１ショット信号
発生回路と、 前記１ショットリセット信号を入力して発振クロック信
号をカウントし短時間タイマ−信号および長時間タイマ
−信号をそれぞれ出力するタイマ−カウンタと、 前記リセット信号，前記１ショットリセット信号および
前記短時間タイマ−信号を入力する前段のＲＳフリップ
フロップと、該ＲＳフリップフロップの出力信号，前記
リセット信号の反転信号および前記長時間タイマ−信号
とを入力して論理出力信号を出力する論理ゲ−トと、前
記論理出力信号をリセット端にまた前記リセット信号を
セット端に入力して内部回路リセット信号を出力する後
段のＲＳフリップフロップとを有する内部回路リセット
信号発生回路と、 を含むことを特徴とするマイクロコンピュータ。 - 【請求項２】 前記リセット信号の解除時点が前記短時
間タイマ−信号の発生時点よりも前であるモ−ドの場合
には前記短時間タイマ−信号に対応し、前記リセット信
号の解除時点が前記短時間タイマ−信号および前記長時
間タイマ−信号の発生する二つの時点の中間にあるモ−
ドの場合には前記リセット信号の解除時点または前記長
時間タイマ−信号の発生時点に対応し、前記リセット信
号の解除時点が前記長時間タイマ−信号の発生時点より
も後であるモ−ドの場合には前記リセット信号の解除時
点に対応して前記内部回路リセット信号が解除されるこ
とを特徴とする請求項１記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260165A JPH05100776A (ja) | 1991-10-08 | 1991-10-08 | マイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260165A JPH05100776A (ja) | 1991-10-08 | 1991-10-08 | マイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100776A true JPH05100776A (ja) | 1993-04-23 |
Family
ID=17344226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260165A Pending JPH05100776A (ja) | 1991-10-08 | 1991-10-08 | マイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100776A (ja) |
-
1991
- 1991-10-08 JP JP3260165A patent/JPH05100776A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020507 |