JPH05100776A - マイクロコンピユータ - Google Patents

マイクロコンピユータ

Info

Publication number
JPH05100776A
JPH05100776A JP3260165A JP26016591A JPH05100776A JP H05100776 A JPH05100776 A JP H05100776A JP 3260165 A JP3260165 A JP 3260165A JP 26016591 A JP26016591 A JP 26016591A JP H05100776 A JPH05100776 A JP H05100776A
Authority
JP
Japan
Prior art keywords
signal
reset signal
time
reset
time timer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3260165A
Other languages
English (en)
Inventor
Michiya Nakamura
道也 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3260165A priority Critical patent/JPH05100776A/ja
Publication of JPH05100776A publication Critical patent/JPH05100776A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】 【目的】異なる発振安定時間を有する多種類の発振子に
も無駄なく対応させる。 【構成】リセット信号SRを入力してその発生時点に同
期した1ショットリセット信号S1を出力する1ショッ
ト信号発生回路1と、1ショットリセット信号S1を入
力して発振クロック信号SCLKをカウントして短時間
タイマ−信号SSおよび長時間タイマ−信号SLをそれ
ぞれ出力するタイマ−カウンタ2と、リセット信号R
S,1ショットリセット信号S1および短時間タイマ−
信号SSを入力する前段のRSフリップフロップ4と、
このフリップフロップ出力信号S4,リセット信号SR
の反転信号SRRおよび長時間タイマ−信号SLを入力
して論理出力信号S5を出力する論理ゲ−ト5と、論理
出力信号S5をリセット端Rにまたリセット信号SRを
セット端Sに入力して内部回路リセット信号SIRを出
力する後段のRSフリップフロップ10とを有する内部
回路リセット信号発生回路3とを含んでいる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に内部回路リセット信号発生回路に関する。
【0002】
【従来の技術】従来、マイクロコンピュータはリセット
時から発振器が発振を開始した場合に必要とされる発振
安定時間に対応して回路が安定に動作するように、リセ
ット動作として、リセット信号の解除後に発振クロック
のカウントを開始し、次に所定の発振安定時間をカウン
トした後に内部回路リセット信号を解除していた。
【0003】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、設定された発振安定時間が1つに固
定されているので、水晶やセラミック発振子等の多種の
発振子の異なる発振安定時間に対応することは不可能で
あった。
【0004】また、リセット信号の解除直後から発振ク
ロックのカウントを開始するので、リセット期間中に発
振が安定した場合には無駄に長い発振安定時間を費やし
てしまうという欠点があった。
【0005】本発明の目的は、異なる発振安定時間を有
する多種類の発振子にも無駄なく対応するマイクロコン
ピュ−タを提供することにある。
【0006】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、リセット信号を入力してその発生に同期した
1ショットリセット信号を出力する1ショット信号発生
回路と、前記1ショットリセット信号を入力して発振ク
ロック信号をカウントし短時間タイマ−信号および長時
間タイマ−信号をそれぞれ出力するタイマ−カウンタ
と、前記リセット信号,前記1ショットリセット信号お
よび前記短時間タイマ−信号を入力する前段のRSフリ
ップフロップと、該RSフリップフロップの出力信号,
前記リセット信号の反転信号および前記長時間タイマ−
信号とを入力して論理出力信号を出力する論理ゲ−ト
と、前記論理出力信号をリセット端にまた前記リセット
信号をセット端に入力して内部回路リセット信号を出力
する後段のRSフリップフロップとを有する内部回路リ
セット信号発生回路とを含んで構成されている。
【0007】
【実施例】次に本発明について図面を参照して説明をす
る。図1は本発明の第1の実施例のブロック図である。
本実施例のマイクロコンピュータは、リセット信号SR
を入力してその発生時点に同期した1ショットリセット
信号S1を出力する1ショット信号発生回路1と、1シ
ョットリセット信号S1を入力して発振クロック信号S
CLKをカウントして短時間タイマ−信号SSおよび長
時間タイマ−信号SLをそれぞれ出力するタイマ−カウ
ンタ2と、リセット信号RS,1ショットリセット信号
S1および短時間タイマ−信号SSを入力する前段のR
Sフリップフロップ4と、このフリップフロップ出力信
号S4,リセット信号SRの反転信号SRRおよび長時
間タイマ−信号SLを入力して論理出力信号S5を出力
する論理ゲ−ト5と、論理出力信号S5をリセット端R
にまたリセット信号SRをセット端Sに入力して内部回
路リセット信号SIRを出力する後段のRSフリップフ
ロップ10とを有する内部回路リセット信号発生回路3
とを含んでいる。
【0008】このマイクロコンピュータを使用する際、
リセット時に発振器が発振を開始するが、リセット動作
はこの発振定常状態に安定するまでの発振安定時間を考
慮して内部回路リセット信号SIRの解除を所定時間保
留する。本実施例では、使用している4.19MHzの
セラミック発振子及び水晶発振子の発振安定時間をそれ
ぞれ16msec,33msecとし、両方の発振子に
対応している。
【0009】次に、図2の各信号の波形図を用いて各ブ
ロックの動作を説明する。1ショット信号発生回路1
は、リセット信号SRが”H”レベルになると1ショッ
トリセット信号S1として一時的に”H”レベルを出力
し、リセット信号SRと共に内部リセット信号発生回路
3およびタイマ−カウンタ2をイニシャライズする。こ
れにより内部回路リセット信号回路3は内部回路リセッ
ト信号SIRを”H”レベルとして内部回路をリセット
状態とする。
【0010】タイマ−カウンタ2は1ショットリセット
信号S1が”H”レベルから”L”レベルへ変化した
後、4.19MHz発振子からの発振クロックSCLK
のカウントを開始し、2の16乗発目をカウントする約
16msec後の時点tSに短時間タイマ−信号SS
を”H”レベルとし 又、2の17乗発目をカウントし
て約33msec後の時点tLに長時間タイマ−信号S
Lを”H”レベルとし、内部回路リセット信号発生回路
3にそれぞれの発振安定時間の経過を伝達する。
【0011】内部回路リセット信号発生回路3は、リセ
ット信号SRの解除すなわち”H”レベルから”L”レ
ベルの変化時点tA,tBおよびtCに対応して内部回
路リセット信号SIRを”L”レベルにするが、リセッ
ト信号SRが短時間タイマ−信号SSの出力時点tSよ
りも以前に解除された場合(以下モードAとする)と、
短時間タイマ−信号SSの出力時点tSと長時間タイマ
−信号SLの出力時点tLとの間に解除された場合(以
下モードBとする)と、長時間タイマ−信号SLの出力
時点tLの後に解除された場合(以下モードCとする)
によって、それぞれ異なった解除のタイミングを選択し
て内部回路リセット信号SIRを解除する。
【0012】次に、上記の各3モードにおける動作につ
いてさらに詳細に説明する。内部回路リセット信号発生
回路3は、モードAの場合に、リセット信号SRが”
L”レベルとなった時、短時間タイマ−信号SSが”
L”レベルなので短時間タイマ−信号SSが”H”レベ
ルになるタイミングを選択し、約16msecの発振安
定時間TSを確保した後に内部回路リセット信号SIR
を”L”レベルとし内部回路のリセットを解除する。
【0013】モードBの場合は、リセット信号SRが”
L”レベルとなった時に短時間タイマ−信号SSが”
H”レベルなので、長時間タイマ−信号SLが”H”レ
ベルになるタイミングを選択し、約33msecの発振
安定時間TLを確保した後、内部回路リセット信号SI
Rを”L”レベルとして内部回路のリセットを解除す
る。
【0014】モードCの場合は、リセット信号SRが”
L”レベルとなった時に短時間タイマ−信号SSが”
H”レベルなので長時間タイマ−信号SLが”H”レベ
ルになるタイミングを選択するがすでに長時間タイマ−
信号SLも”H”レベルとなっているので、リセット信
号SRの解除に同期し内部回路リセット信号SIRを”
L”レベルとし内部回路のリセットを解除する。
【0015】以上説明したように、リセット信号SRの
解除されるタイミングに応じ発振安定時間TS,TLと
して約16msecまたは約33msecのいずれか一
方を選択し用いることができ、セラミック発振子と水晶
発振子の何れを使用する場合にも容易に対応できる。
【0016】図3は本発明の第2の実施例のブロック図
であり、図4は図3のブロックの動作を説明するための
各信号のタイミング図である。本実施例の内部回路リセ
ット信号発生回路3aは、図1の第1の実施例の論理ゲ
−ト5の構成を論理ゲ−ト5aに変更している点以外は
同一である。すなわち、3入力ANDゲ−ト8を2入力
ANDゲ−ト8aに、またRSフリップフロップ4の出
力端Qと3入力ゲ−ト8との間のインバ−タ6をAND
ゲ−ト7との間に移動・挿入している。
【0017】本実施例は前述の第1の実施例に比べリセ
ット信号SRの解除すなわち”H”レベルから”L”レ
ベルの変化に伴う内部回路リセット信号発生回路3aの
動作が以下のように異なる。内部回路リセット信号発生
回路3aは、モードAの場合リセット信号SRが”L”
レベルとなった時に短時間タイマ−信号SSが”L”レ
ベルなので長時間タイマ−信号SLが”H”レベルにな
るタイミングを選択し約33msecの発振安定時間T
Lを確保した後に内部回路リセット信号SIRを”L”
レベルとして内部回路のリセットを解除する。
【0018】モードB,Cの場合は、リセット信号SR
が”L”レベルとなった時に短時間タイマ−信号SS
が”H”レベルなので短時間タイマ−信号SSが”H”
レベルになるタイミングを選択するが、すでに短時間タ
イマ−信号SSは”H”レベルとなっているので、リセ
ット信号SRの解除に同期して内部回路リセット信号S
IRを”L”レベルとして内部回路のリセットを解除す
る。そこで本実施例おいても第1の実施例と同一の効果
が得られる。
【0019】
【発明の効果】以上説明したように本発明のマイクロコ
ンピュータは、リセット信号の解除されるタイミングに
基づき発振安定時間を選択することができ、水晶,セラ
ミック発振子等の発振安定時間の異なる多種の発振子に
対応してマイクロコンピュータを使用する事ができる。
【0020】また、リセット信号入力中も発振クロック
をカウントするので、リセット期間中に発振が安定した
場合に不必要な発振安定時間を費やすことなく内部回路
のリセットを解除し動作を開始する事ができるという効
果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施例のブロック図である。
【図2】図1のブロックの動作を説明するために示す各
信号のタイミング図である。
【図3】本発明の第2の実施例のブロック図である。
【図4】図3のブロックの動作を説明するために示す各
信号のタイミング図である。
【符号の説明】
1 1ショット信号発生回路 2 タイマ−カウンタ 3 内部回路リセット信号発生回路 4,10 RSフリップフロップ 5,5a 論理ゲ−ト 6 インバ−タ 7,8 3入力ANDゲ−ト 8a 2入力ANDゲ−ト S1 1ショット信号 S4 フリップフロップ出力信号 S5 論理出力信号 SCLK 発振クロック SIR 内部回路リセット信号 SL 長時間タイマ−信号 SR リセット信号 SS 短時間タイマ−信号 tA,tB,tC リセット信号の解除時点 tL 短時間タイマ−信号発生時点 tS 短時間タイマ−信号発生時点

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 リセット信号を入力してその発生に同期
    した1ショットリセット信号を出力する1ショット信号
    発生回路と、 前記1ショットリセット信号を入力して発振クロック信
    号をカウントし短時間タイマ−信号および長時間タイマ
    −信号をそれぞれ出力するタイマ−カウンタと、 前記リセット信号,前記1ショットリセット信号および
    前記短時間タイマ−信号を入力する前段のRSフリップ
    フロップと、該RSフリップフロップの出力信号,前記
    リセット信号の反転信号および前記長時間タイマ−信号
    とを入力して論理出力信号を出力する論理ゲ−トと、前
    記論理出力信号をリセット端にまた前記リセット信号を
    セット端に入力して内部回路リセット信号を出力する後
    段のRSフリップフロップとを有する内部回路リセット
    信号発生回路と、 を含むことを特徴とするマイクロコンピュータ。
  2. 【請求項2】 前記リセット信号の解除時点が前記短時
    間タイマ−信号の発生時点よりも前であるモ−ドの場合
    には前記短時間タイマ−信号に対応し、前記リセット信
    号の解除時点が前記短時間タイマ−信号および前記長時
    間タイマ−信号の発生する二つの時点の中間にあるモ−
    ドの場合には前記リセット信号の解除時点または前記長
    時間タイマ−信号の発生時点に対応し、前記リセット信
    号の解除時点が前記長時間タイマ−信号の発生時点より
    も後であるモ−ドの場合には前記リセット信号の解除時
    点に対応して前記内部回路リセット信号が解除されるこ
    とを特徴とする請求項1記載のマイクロコンピュータ。
JP3260165A 1991-10-08 1991-10-08 マイクロコンピユータ Pending JPH05100776A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3260165A JPH05100776A (ja) 1991-10-08 1991-10-08 マイクロコンピユータ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3260165A JPH05100776A (ja) 1991-10-08 1991-10-08 マイクロコンピユータ

Publications (1)

Publication Number Publication Date
JPH05100776A true JPH05100776A (ja) 1993-04-23

Family

ID=17344226

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3260165A Pending JPH05100776A (ja) 1991-10-08 1991-10-08 マイクロコンピユータ

Country Status (1)

Country Link
JP (1) JPH05100776A (ja)

Similar Documents

Publication Publication Date Title
JP2001290793A (ja) マイクロコンピュータ
US6049236A (en) Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies
JP3523362B2 (ja) クロック回路及びこれを用いたプロセッサ
JP2000010955A (ja) Mcuのテストモ―ド設定回路
JPH05100776A (ja) マイクロコンピユータ
JP2959223B2 (ja) クロック発振器
JPH11110068A (ja) 半導体装置
JP2954199B1 (ja) 発振制御回路
JP4004668B2 (ja) データ処理回路
JPS63185121A (ja) 発振停止防止回路
JP2543108B2 (ja) 同期パルス発生装置
JPH07321616A (ja) ノイズ除去回路
JPH035948Y2 (ja)
JP2002076884A (ja) パルススワロ方式pll回路
JPH06125247A (ja) 入力パルス制御回路
JPS6166571A (ja) サイリスタ・インバ−タのゲ−トパルス制御装置
JP2723741B2 (ja) 半導体集積回路のクロック発生回路
JPH0786889A (ja) パルス信号発生回路
JPH05175836A (ja) 位相同期周波数制御回路の分周方式
JP2752513B2 (ja) シーケンサ回路
JPH04347923A (ja) 逓倍装置
JPH05299984A (ja) 周波数逓倍回路及び画面表示装置
JPS6270924A (ja) デ−タ処理装置
JPH05299979A (ja) パルス発生回路とパルス幅計測回路
JPH039413A (ja) マイクロコンピュータの発振クロック切換回路

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020507