JPH0495787A - プログラム可能論理回路及びその試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 内部論理構成を任意に設定可能なプログラム可能論理回
路及びその試験方法に関し、 実装状態に於いても接続構成を定める設定データの書込
みを可能とし、且つ試験を容易に行わせることを目的と
し、 アンドゲート等から構成されたロジックアレイと、フリ
ップフロップ等から構成されたＩ／Ｏマクロセルと、該
ロジックアレイ及び該Ｉ／Ｏマクロセルの内部接続及び
相互間接続を制御する設定データを記憶するメモリとを
備えたプログラム可能論理回路に於いて、前記設定デー
タを直列入力端子から入力し、該設定データを前記メモ
リに加えて書込み、且つ該メモリに記憶された設定デー
タを読出して直列出力端子から出力するシフトレジスタ
を設けて構成した。

〔産業上の利用分野〕

零゛発明は、内部論理構成を任意に設定可能なプログラ
ム可能論・理回路及びその試験方法に関するもの、であ
る。

内部構成を設定可能のプログラム可能論理回路（Ｐ　　
Ｌ　Ｄ　　；　Ｐｒｏｇｒａｓａｂｌｅ　　　Ｌｏｇｉ
ｃ　　　Ｄｅｖｉｃｅ　　）　　は、アンドゲートやオ
アゲート等からなるロジックアレイと、フリップフロッ
プ等からなるＩ／Ｏマクロセルと、それらの接続構成を
設定するデータを格納したメ□モリとから構成され、そ
の・メモリはプログラマブル・リードオンリメモリ（Ｆ
ＲＯＭ）から構成される場合が一般的である。このよう
なプログラム可能論理回路の試験及び設定データの書込
処理を容易にすることが要望されている。

〔従来の技術〕

従来例のプログラム可能論理回路（ＰＬＤ）は、例えば
、第４図に示す構成を有するも′のである。

即ち、アンドゲートやオアゲートからなるロジックアレ
イ４１を、フリップフロップ等からなる■／Ｏマクロセ
ル４２と、設定データを格納するメモリ４３と、セレク
タ４４と、複数ビットの入力端子４５と、′複数ピット
の出力端子４６と、クロック端子４７とを備えており、
半導体集積回路化されて、例えば、ＤＩＰ型パッケージ
に封止されている。

設定データを格納するメモリ４３は、電気的に書込み消
去が可能のプログラマブル・リードオンリメモリ（ＥＥ
ＦＲＯＭ）により構成されており、例えば、＋５Ｖの電
圧により設定データの読出動作が行われ、読出された設
定データに従って、ロジックアレイ４１とＩ／Ｏマクロ
セル４２との内部接続状態及び相互間接続状態が制御さ
れて、所定の論理処理を行う構成が実現される。゛又設
定データの書込時には、例えば、ＲＯＭライタ等により
＋１２Ｖの電圧を印加し、その印加電圧の検出によりセ
レクタ４４は入力端子４５とメモリ４３との間を接続す
るように動作し、入力端子４５から加えた設定データを
メモリ４３に書込むことができる。従って、設定データ
を入力する入力端子と、処理すべき通常のデータの入力
端子とが兼用され、パッケージのピン数の増加を抑制し
ているものである。

〔発明が解決しようとする課題〕

従来例のプログラム可能論理回路（ＰＬＤ）は、メモリ
４３にロジックアレイ４１とＩ／Ｏマクロセル４２との
接続構成を制御する設定データの書込みが容易で、且つ
プリント基板に実装後の着脱が容易となるように、ソケ
ットに挿入し易いＤＩＰ型パッケージが一般に用いられ
ている。このＤＩＰ°型パッケージは、ピン数に制約が
ある為、前述のように、データの入力端子と、設定デー
タの入力端子とを多重化し、例えば、＋５Ｖと＋１２■
との印加電圧の検出によって、入力端子４５を何れの用
途にするかをセレクタ４４により切替えるものである。

従って、設定データの書替えを行う場合や、設定データ
の確認を行う場合等に於いては、プリント基板のソケッ
トからプログラム可能論理回路を抜き取ることになり、
プリント基板に実装した複数のプログラム可能論理回路
の論理構成がそれぞれ異なる場合には、取扱いが煩雑と
なる。

又プリント基板の実装密度を向上して装置の小型化を図
る為に、表面実装技術（ＳＭＴ）が多く採用されるよう
になっているが、プリント基板に実装した状態で、設定
データの書込みや変更が困難であるから、このような表
面実装技術を適用することはできなかった。

本発明は、実装状態に於いても接続構成を定める設定デ
ータの書込みを可能とし、且つ試験を容易に行わせるこ
とを目的とするものである。

〔課題を解決するための手段〕

本発明のプログラム可能論理回路は、シフトレジスタを
設けて、設定データの直列入出力を可能として、実装状
態でも設定データの書込み及び読出しを可能としたもの
であり、第１図を参照して説明する。

アンドゲートやオアゲート等から構成されたロジックア
レイｌと、フリップフロップ等から構成されたＩ／Ｏマ
クロセル２と、ロジックアレイ１及びＩ／Ｏマクロセル
２の内部接続及び相互間接続を制御する設定データを記
憶するＥＥＰＲＯＭ等のメモリ３とを備えたプログラム
可能論理回路（ＰＬＤ）に於いて、設定データを直列入
力端子から入力し、その設定データをメモリ３に加えて
書込み、又メモリ３に記憶された設定データを読出して
直列出力端子から出力するシフトレジスタ４を設けたも
のである。

又１／Ｏマクロセル２とメモリ３とを、シフトレジスタ
４に対して切替え接続して、シフトレジスタ４との間で
データを転送する為のセレクタ５を設けたものである。

又ロジックアレイ１と、Ｉ／Ｏマクロセル２と、ロジッ
クアレイ１及びＩ／Ｏマクロセル２の内部接続及び相互
間接続を制御する設定データを格納するメモリ３と、直
列入力端子から直列に入力した設定データを並列に変換
してメモリ３に書込む為のシフトレジスタ４とを備えた
プログラム可能論理回路（ＰＬＤ）又はこのプログラム
可［１理回□路を実装した回路の試験時に、直列入力端
子からシフトレジスタ４に、ロジックアレイｌ及びＩ／
Ｏマクロセル２を試験接続する為の設定データを入力し
、この設定データをメモリ３に書込んで、この設定デー
タに従った論理構成として試験を行い、この試験終了後
に、ロジックアレイ１及び■／Ｏマクロセル２を所定の
論理接続構成とする設定データを、直列入力端子から入
力してシフトレジスタ４に設定し、このシフトレジスタ
４からメモリ３に設定データを書込む処理を行って、プ
ログラム可能論理回路の試験を行うものである。

又プログラム可能論理回路を複数個基板上に実装して、
各プログラム可能論理回路のシフトレジスタ４を基板上
の配線により直列に接続し、外部直列入力端子から試験
接続構成とする為の設定デ−夕を入力して、各プログラ
ム可能論理回路のシフトレジスタ４に設定データをセッ
トしてメモリ３に書込み、この設定データに従った試験
接続構成により基板の回路試験を行い、この試験終了後
に、外部直列入力端子から所定の論理接続構成とする為
の設定データを入力し、各プログラム可能論理回路のシ
フトレジスタ４にセットしてメモリ３に書込む処理を行
うものである。

又直列入力端子からシフトレジスタ４に人力したデータ
をＩ／Ｏマクロセル２に加えて、内部状態を設定し、又
１／Ｏマクロセル２の内部状態データをシフトレジスタ
４に加えてセットし、直列出力端子から出力して、Ｉ／
Ｏマクロセル２を含む内部回路の正常性を試験するもの
である。

〔作用〕

第１の発明に於いて、直列入力端子から設定データをシ
フトレジスタ４に入力し、このシフトレジスタ４からメ
モリ３に設定データを書込むものでアリ、ロジックアレ
イ１のデータ入力端子とは別個の直列入力端子から設定
データを入力できるので、プログラム可能論理回路を基
板に実装した状態でも、設定データを書込むことができ
る。又メモリ３に格納された設定データをシフトレジス
タ４に読出して直列出力端子から外部へ送出することが
できるから、メモリ３に書込んだ設定データを確認する
ことが容易となる。

第２の発明に於いては、セレクタ５を設けたことにより
、Ｉ／Ｏマクロセル２とメモリ３との何れか一方とシフ
トレジスタ４とを切替え接続することが可能となり、Ｉ
／Ｏマクロセル２の内部状態データをシフトレジスタ４
を介して読出すことも可能となる。

第３の発明に於いては、シフトレジスタ４に試験接続構
成の設定データを入力して、その設定データをメモリ３
に書込むことにより、ロジックアレイ１及びＩ／Ｏマク
ロセル２は試験接続構成となり、ロジックアレイ１及び
Ｉ／Ｏマクロセル２の試験又はそれらを含む外部回路の
試験を行うことができる。この試験により正常であるこ
とが確認された後、直列入力端子から所定の論理接続構
成とする為の設定データを入力することにより、この設
定データがメモリ３に書込まれるから、実装状態で試験
を行った後に９、所定の論理接続構成とすることができ
る。

第４の発明に於いては、基板上に複数のプログラム可能
論理回路を実装し、各プログラム可能論理回路のシフト
レジスタ４を、外部直列入力端子と外部直列出力端子と
の間に直列に接続されるように基板上の配線により接続
し、外部直列入力端子から直列接続のプログラム可能論
理回路対応の試験接続構成の設定データを入力して、各
プログラム可能論理回路のシフトレジスタ４に設定デー
タをセットし、その設定データをメモリ３に書込むこと
により、各プログラム可能論理回路及びそれを含む回路
を試験接続構成として、基板上の回路の試験を行うこと
ができる。

、又試験終了後に、各プログラム可能論理回路をそれぞ
れ所定の論理接続構成とする為の設定データを外部直列
入力端子から入力して、各プログラム可能論理回路のシ
フトレジスタ４にセットし、その設定データをメモリ３
に書込むことにより、各プログラム可能論理回路は、そ
れぞれ所定の論理接続構成となり、基板上に所定の論理
処理を行う構成が実現されることになる。即ち、基板上
に複数のプログラム可能論理回路を実装して、基板上の
回路を含む試験を行った後に、プログラム可能論理回路
を実際の論理接続構成となるように制御することができ
る。

第５の発明に於いては、シフトレジスタ４とＩ／Ｏマク
ロセル２との間でセレクタ５等によりデータの転送を可
能とし、直列入力端子からのデータをシフトレジスタ４
を介してＩ／Ｏマクロセル２に加えることにより、その
Ｉ／Ｏマクロセル２の内部状態を制御し、又そのＩ／Ｏ
マクロセル２の内部状態データをシフトレジスタ４に加
えてセットし、直列出力端子からその内部状態データを
出力し、期待したデータの場合にＩ／Ｏマクロセル２は
正常であると判定することができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、／Ｏはプ
ログラム可能論理回路（ＰＬＯ）、１１はアンドゲート
２５やオアゲート２６等からなるロジックアレイ、１２
はフリップフロップ２７等からなるＩ／Ｏマクロセル、
１３はＥＥＰＲＯＭ等からなるメモリ、１４はシフトレ
ジスタ、１５はセレクタ、１６はデータ入力端子、１７
はデータ出力端子、１８は直列入力端子、１９は直列出
力端子、２０はクロック入力端子、２１はホールド信号
入力端子、２２はリード・ライト制御入力端子、２３は
セレクタ制御入力端子、２４はクロック入力端子である
。

ロジックアレイ１１とＩ／Ｏマクロセル１２との内部接
続及び相互間接続を制御する為の設定データが直列入力
端子１Ｂに入力され、クロ・ンク端子２０にシフトクロ
ック信号が入力されるので、設定データはシフトレジス
タ１４にシフトされ、設定データがシフトレジスタ１４
にセ・ントされた時に、ホールド信号入力端子２１にホ
ールド信号カ加えられ、シフトレジスタ１４にシフトさ
れた設定データは、シフトクロック信号が加えられてい
る状態で保持される。

この場合の設定データは、メモリ１３のアドレスとデー
タとからなり、又セレクタ１５は、セレクタ制御入力端
子２３からの制御信号により、スイッチａ、、ｂ、、ｃ
で概略内部構成を示す図示状態に切替えられ、シフトレ
ジスタ１４からのデータがスイッチａ、ｂを介してメモ
リ１３に加えられ、又シフトレジスタ１４からアドレス
がメモリ１４に加えられる。この時、リード・ライト制
御入力端子２２にライト制御信号が加えられることによ
り、メモリ１３に設定データが書込まれる。この場合の
シフトレジスタ１４にセットされたアドレスとデータと
を総てセレクタ１５を介してメモリ１３に加える構成と
することが可能である。又セレクタ１５を省略した構成
とすることもできる。

設定データの書込終了により、リード・ライト制御入力
端子２２にリード制御信号が加えられ、メモリ１３に書
込まれた設定データが読出されてロジックアレイ１１と
Ｉ／Ｏマクロセル１２とに加えられ、それらの内部接続
構成と相互間接続構成とが制御され、所定の論理処理構
成を実現することができる。従って、データ入力端子１
６からデータを入力して、クロック入力端子２４にクロ
ック信号を入力することにより、データ出力端子１７か
ら所望の論理処理されたデータが出力されることになる
。

データ入力端子１６と別個の直列入力端子１８から設定
データを入力してメモリ１３に書込むことができるから
、プログラム可能論理回路／Ｏを基板上に実装した状態
でも設定データの書込みを行うことができる。従って、
このプログラム可能論理回路／Ｏを表面実装技術を適用
できる形式のパッケージに封止して、小型化を図ること
ができる。

又セレクタ１５を制御して、スイッチｂのみを図示と反
対側に切替え、且つリード・ライト制御入力端子２２に
リード制御信号を加えて、メモリ１３に書込まれた設定
データを読出し、その設定データをセレクタ１５のスイ
ッチｂ、ａ経由でシフトレジスタ１４にセットし、直列
出力端子１９からシフトクロック信号に従って出力する
ことにより、メモリ１３の設定データを確認することが
できる。この場合も、データ入力端子１６及びデータ出
力端子１７と別個の直列出力端子１９を用いるものであ
るから、基板上に実装した状態でプログラム可能論理回
路／Ｏの設定データの確認を行うことができる。

又直列入力端子１８に、ロジックアレイ１１とＩ／Ｏマ
クロセル１２とを試験接続構成とする為の設定データを
加えて、この設定データを前述のようにメモリ１３に書
込むことにより、ロジックアレイ１１とＩ／Ｏマクロセ
ル１２とを試験接続構成とすることができ、データ入力
端子１６に加えたデータがデータ出力端子１７から期待
されたデータとして出力された場合は、ロジックアレイ
１１とＩ／Ｏマクロセル１２とは正常であると判定する
ことができる。即ち、プログラム可能論理回路／Ｏを基
板上に実装した状態でも、その試験を行うことができる
。

そして、試験結果が正常である場合に、前述のように、
所望の論理処理構成となるように、設定データを直列入
力端子１８に加えて、メモリ１３に書込む処理を行えば
良いことになる。

又直列入力端子１８にＩ／Ｏマクロセル１２の内部状態
を制御するデータを入力して、シフトレジスタ１４にそ
のデータをセットし、セレクタ制御入力端子２３に制御
信号を加えてセレクタ１５を制御し、セレクタ１５のス
イッチａ、Ｃを図示状態から切替えて、シフトレジスタ
１４にセットされたデータをセレクタ１５のスイッチａ
、Ｃ経出でＩ／Ｏマクロセル１２に加えて、その内部状
態を制御することができる。

又セレクタ１５を制御して、セレクタ１５のスイッチＣ
を図示状態に戻すことにより、Ｉ／Ｏマクロセル１２の
内部状態データを、セレクタ１５のスイッチＣ，ａ経由
でシフトレジスタ１４にセットし、直列出力端子１９か
ら出力することにより、Ｉ／Ｏマクロセル１２の内部状
態を検査することができる。

第３図は本発明の実施例の基板実装状態の制御説明図で
あり、基板３０上に複数のプログラム可能論理回路／Ｏ
−１〜／Ｏ−３を実装して、各プログラム可能論理回路
／Ｏ−１〜／Ｏ−３のシフトレジスタ１４−１〜１４−
３を、外部コネクタ３１の外部直列入力端子３７と外部
直列出力端子３８との間に、配線３５．３６等により直
列に接続し、外部制御端子３９と各プログラム可能論理
回路／Ｏ−１〜／Ｏ−３の制御端子とを配線により接続
した場合を示し、３４は、プログラム可能論理回路／Ｏ
−１．／Ｏ−２間に接続された固定的な論理回路である
。又３２−１〜３２−３は、プログラム可能論理回路／
Ｏ−１〜／Ｏ−３のロジックアレイ、Ｉ／Ｏマクロセル
、メモリを含む回路を示す。

外部制御端子３９は、第２図に於ける端子２０〜２３に
相当する複数の端子からなるもので、簡単化の為に１個
の端子として示している。又外部コネクタ３１のデータ
入力端子、データ出力端子。

クロック端子等は図示を省略している。

基板３０上に実装されたプログラム可能論理回路／Ｏ−
１〜／Ｏ−３のシフトレジスタ１４−１〜１４−３は直
列に接続されているから、外部直列入力端子３７に、プ
ログラム可能論理回路／Ｏ−３．／Ｏ−２．／Ｏ−１の
順序で設定データを入力し、各シフトレジスタ１４−３
．１４−２゜１４−１にその設定データがシフトされた
時に、外部制御端子３９からホールド信号を入力するこ
とによりその設定データをホールドし、外部制御端子３
９にライト制御信号を加えることにより、その設定デー
タを回路３２−３．３２−２．３２−１内のメモリに書
込むことができる。即ち、複数のプログラム可能論理回
路／Ｏ−１〜／Ｏ−３対応の設定データを、１回の書込
動作により書込むことが可能となる。

又基板３０上にプログラム可能論理回路／Ｏ−１〜／Ｏ
−３を実装して試験を行う時に、試験接続構成とする為
の設定データを外部入力端子３７から入力して、その設
定データを回路３２−１〜３２−３内のメモリに書込む
ことにより、各プログラム可能論理回路／Ｏ−１−／Ｏ
−３を例えば単純な内部接続構成とし、外部コネクタ３
１のデータ入力端子（図示せず）から試験データを入力
することにより、基板３０上の回路構成の試験を行うこ
とができる。その場合、プログラム可能論理回路／Ｏ−
１〜／Ｏ−３と他の回路３４を含めて、バウンダリ・ス
キャンによる試験を行う構成に設定することも可能であ
る。なお、従来例に於いては、バウンダリ・スキャンに
よる試験を行う為の試験専用回路を付加しているもので
あり、余分な回路構成を必要としていた。

このような試験終了後に、各プログラム可能論理回路／
Ｏ−１〜／Ｏ−３対応に、所定の論理処理構成とする為
の設定データを、外部直列入力端子３７から順次入力す
ることにより、各プログラム可能論理回路／Ｏ−１〜／
Ｏ−３の回路３２−１〜３２−３内のメモリに設定デー
タを書込み、回１３３２−１〜３２−３内のロジックア
レイとＩ／Ｏマクロセルとの内部接続構成及び相互間接
続構成を制御して、所望の論理処理構成を実現すること
ができる。

又・回路３２−１〜３２−３内のメモリから設定データ
を読出してシフトレジスタ１４−１〜１４−３にセット
し、直列出力端子３８から出力することにより、各プロ
グラム可能論理回路／Ｏ−１〜／Ｏ−３の設定データが
正しいか否か確認することができる。

又直列入力端子３７から回路３２−１〜３２−３内のＩ
／Ｏマクロセルのフリップフロップのセット、リセット
等の内部状態を設定するデータを入力し、シフトレジス
タ１４−１〜１４−３にセットし、且つ、回路３２−１
〜３２−３内のセレクタを制御して、そのデータをＩ／
Ｏマクロセルに加えることにより、Ｉ／Ｏマクロセルの
内部状態を設定することができる。

又そのＩ／Ｏマクロセルのフリップフロップ等による内
部状態データをシフトレジスタ１４−１〜１４−３にセ
ットし、直列出力端子３日から出力することにより、プ
ログラム可能論理回路／Ｏ−１〜／Ｏ−３のＩ／Ｏマク
ロセルの内部状態を確認することができる。従４て、実
装状態で各種の試験を容易に行うことができるから、信
頼性の高い装置を構成することができる。

本発明は前述の実施例にのみ限定されるものではなく、
例えば、メモリ１３はランダムアクセスメモリ（ＲＡＭ
）とすることも可能であり、又プログラム可能論理回路
を基板に実装した状態で設定データを書込むだけの場合
は、通常のプログラマブル・リードオンリメモリ（ＦＲ
ＯＭ）を用いることができる。

〔発明の効果〕

以上説明したように、本発明は、ロジックアレイ１とＩ
／Ｏマクロセル２との内部接続構成及び相互間接続構成
を制御する設定データを、直列入力端子からシフトレジ
スタ４に入力し、このシフトレジスタ４か−らメモリ３
に設定データを加えて書込むもので、ロジックアレイ１
とＩ／Ｏマクロセル２とに対するデータ入力端子及びデ
ータ出力端子とは別個の直列入力端子から設定データを
入力することができるから、プログラム可能論理回路を
基板上に実装した状態で設定データの書込みを行うこと
ができる。従って、プログラム可能論理回路を表面実装
技術を適用するパッケージ構成として小型化を図ること
ができる。

又メモリ３に格納された設定データを、シフトレジスタ
４に読出して直列出力端子か゛ら出力することができる
。

又セレクタ５を設けて、シフトレジスタ４と■／Ｏマク
ロセル２との間のデータ転送と、シフトレジスタ４とメ
モリ３との間のデータ転送とを切替えることができるか
ら、Ｉ／Ｏマクロセル２の内部状態を設定するデータを
直列入力端子から入力して、シフトレジスタ４からＩ／
Ｏマクロセル２に加えることができ、又Ｉ／Ｏマクロセ
ル２の内部状態データをシフトレジスタ４にセットして
、直列出力端子から出力することにより、Ｉ／Ｏマクロ
セル２の正常性を試験することができる。

又直列入力端子から設定データを入力してメモリ３に書
込むことができるから、ロジックアレイ１とＩ／Ｏマク
ロセル２との内部接続構成及び相互間接続構成を試験時
の接続構成とする設定データを入力して、シフトレジス
タ４からメモリ３に加えて書込み、その試験接続構成に
於いてデータ入力端子から試験データを入力し、データ
出力端子からの出力データを基に、プログラム可能論理
回路の試験を行うことができる。そして、この試験終了
により正常と判定された時は、直列入力端子から所定の
論理処理構成となる設定データを入力し、シフ、トレジ
スタ４からメモリ３に加えて書込むものであり、試験終
了後に所定の論理処理構成とするものであるから、信頼
性の高い構成を提供することができる利点がある。

又基板に複数のプログラム可能論理回路を実装し、各プ
ログラム可能論理回路のシフトレジスタ４を基板上の配
線により、外部直列入力端子と外部直列出力端子との間
に直列に接続することにより、複数のプログラム可能論
理回路の設定データを外部直列入力端子から順次入力す
ることにより、１回の書込動作によりプログラム可能論
理回路対応の設定データを同時的に書込むことができる
利点がある。又基板上に実装したプログラム可能論理回
路を試験接続構成とし、他の回路を含めて基板の試験を
容易に行うことができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は本発明の実施例の基板実装状態
の制御説明図、第４図は従来例のブロック図である。 １はロジックアレイ、２はＩ／Ｏマクロセル、３はメモ
リ、４はシフトレジスタ、５はセレクタである。

Claims (5)

【特許請求の範囲】
1. （１）、アンドゲート等から構成されたロジックアレイ
   （１）と、フリップフロップ等から構成されたＩ／Ｏマ
   クロセル（２）と、該ロジックアレイ（１）及び該Ｉ／
   Ｏマクロセル（２）の内部接続及び相互間接続を制御す
   る設定データを記憶するメモリ（３）とを備えたプログ
   ラム可能論理回路に於いて、 前記設定データを直列入力端子から入力し、該設定デー
   タを前記メモリ（３）に加えて書込み、且つ該メモリ（
   ３）に記憶された設定データを読出して直列出力端子か
   ら出力するシフトレジスタ（４）を設けた ことを特徴とするプログラム可能論理回路。
2. （２）、前記Ｉ／Ｏマクロセル（２）と前記メモリ（３
   ）とに対して、前記シフトレジスタ（４）を切替え接続
   し、該シフトレジスタ（４）との間でデータを転送する
   為のセレクタ（５）を設けたことを特徴とする請求項１
   記載のプログラム可能論理回路。
3. （３）、ロジックアレイ（１）と、Ｉ／Ｏマクロセル（
   ２）と、前記ロジックアレイ（１）及び前記Ｉ／Ｏマク
   ロセル（２）の内部接続及び相互間接続を制御する設定
   データを格納するメモリ（３）と、直列入力端子から直
   列に入力した前記設定データを並列に変換して前記メモ
   リ（３）に書込む為のシフトレジスタ（４）とを備えた
   プログラム可能論理回路又は該プログラム可能論理回路
   を実装した回路の試験時に、前記直列入力端子から前記
   シフトレジスタ（４）に、前記ロジックアレイ（１）及
   び前記Ｉ／Ｏマクロセル（２）を試験接続構成とする為
   の設定データを入力し、該シフトレジスタ（４）から前
   記メモリ（３）に前記設定データを書込み、該メモリ（
   ３）の設定データに従った試験接続構成として試験を行
   い、 該試験の終了後、前記ロジックアレイ（１）及び前記Ｉ
   ／Ｏマクロセル（２）を所定の論理接続構成とする為の
   設定データを、前記直列入力端子から入力して前記シフ
   トレジスタ（４）に設定し、該シフトレジスタ（４）か
   ら前記メモリ（３）に設定データを書込む処理を行う ことを特徴とするプログラム可能論理回路の試験方法。
4. （４）、前記プログラム可能論理回路を複数個基板上に
   実装し、前記プログラム可能論理回路の前記シフトレジ
   スタ（４）を前記基板上の配線により直列に接続して、
   外部直列入力端子から試験接続構成とする為の設定デー
   タを入力し、該設定データを各プログラム可能論理回路
   のシフトレジスタ（４）を介してメモリ（３）に書込み
   、該メモリ（４）の設定データに従った試験接続構成と
   して試験を行い、該試験終了後に、前記外部直列入力端
   子から所定の論理接続構成とする為の設定データを入力
   して、各プログラム可能論理回路のシフトレジスタ（４
   ）を介してメモリ（３）に書込む処理を行うことを特徴
   とする請求項３記載のプログラム可能論理回路の試験方
   法。
5. （５）、前記直列入力端子から前記シフトレジスタ（４
   ）に入力したデータを、前記Ｉ／Ｏマクロセル（２）に
   加えて該Ｉ／Ｏマクロセル（２）の内部状態を設定し、
   且つ該Ｉ／Ｏマクロセル（２）の内部状態データを前記
   シフトレジスタ（４）に加えてセットし、該内部状態デ
   ータを前記直列出力端子から出力し、該内部状態データ
   により前記Ｉ／Ｏマクロセル（２）を含む内部回路の正
   常性を試験することを特徴とする請求項３記載のプログ
   ラム可能論理回路の試験方法。