JPH0492938A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数のキャッシュメモリと少なくとも１つの共有メモリ
を備えたマルチプロセッサシステムに係わり、特に、ス
トア・スルー方式のキャッシュメモリとコピー・バック
方式のキャッシュメモリが混在している場合において各
キャッシュメモリ間を制御する技術に関し、 キャッシュメモリ内で書き換えた部分を消失させずに、
且つ、システム全体の性能低下を抑制することを目的と
し、 前記コピー・バック方式のキャッシュメモリはリプレー
ス方式で動作するものであって、且つ、当該キャッシュ
メモリが保有し既に書き換えられていて前記共有メモリ
に未だ反映されていない領域に対する他のキャッシュメ
モリからの該共有メモリへのアクセスを検出した場合に
該アクセスを一時中断させる手段と、当該アクセスがス
トア・スルー方式のキャッシュメモリまたはコピー・バ
ック方式のキャッシュメモリのいずれによって行われた
のかを判別する手段とを有し、該判別の結果に基づき、
前記アクセスを行ったキャッシュメモリがコピー・バッ
ク方式のキャッシュメモリであった場合には当該アクセ
スの対象である領域のデータを前記共有メモリに書き込
むことなく当該コピー・バック方式のキャッシュメモリ
へ転送し、前記アクセスを行ったキャッシュメモリがス
トア・スルー方式のキャッシュメモリであった場合には
当該アクセスの対象である領域のデータを前記共有メモ
リへ書き戻すように構成する。

〔産業上の利用分野〕

本発明は、複数のキャッシュメモリと少なくとも１つの
共有メモリを備えたマルチプロセッサシステムに係わり
、特に、ストア・スルー方式のキャッシュメモリとコピ
ー・バック方式のキャッシュメモリが混在している場合
において各キャッシュメモリ間を制御する技術に関する
。

〔従来の技術〕

キャッシュメモリ間でデータの整合性（コヒーレンジ）
を維持する方式として、ストア・スルー方式とコピー・
バック方式が知られている。

ストア・スルー方式では、キャッシュデータを書き換え
る毎に共有メモリの書き換えも行い、他のキャッシュメ
モリのデータは無効化する。そのため、この方式では常
にキャッシュデータと共有メモリのデータが一致し、ま
た、制御方式が簡単なため、設計が容易であるという利
点がある。しかしながら、いずれかのプロセッサが対応
するキャッシュメモリへの書き込み処理を行う毎にバス
・アクセスが生じるので、バス・トラヒックが増大する
という欠点がある。

これに対しコピー・バック方式では、キャッシュデータ
を書き込み時に「ヒツト」しても、そのデータを共有す
るメモリが他に無ければバス・アクセスは行わない、つ
まり、バス・アクセスの頻度がストア・スルー方式に比
して少なくなり、システム全体の性能が向上するという
利点がある。

しかしその反面、キャッシュ制御が複雑化するという欠
点をもっている。

そのため、コピー・バック方式のキャッシュメモリとス
トア・スルー方式のキャッシュメモリが混在しているシ
ステムにおいて各キャッシュメモリ間を制御する場合、
各方式の利点をそれぞれ最大限に活かすことができるよ
うな技術が要望されている。

第６図に従来のキャッシュメモリ制御方式の一例が示さ
れる０図示の例では、キャッシュメモリＡがコピー・バ
ック方式のキャッシュメモリであるものとする。

■　他のキャッシュメモリＢが共有メモリＣをアクセス
して１ブロツクデータのフェッチを開始する。

■　キャッシュメモリＡは、キャッシュメモリＢのアク
セス対象の領域を保有していて且つ当該領域が既に書き
換えられているが未だ共有メモリＣに反映されていない
領域であることを検出し、キャッシュメモリＢに対して
当該アクセスを一時中断させるための信号を送る。

■　キャッシュメモリＡは、共有メモリＣの代わりに、
キャッシュメモリＢへ当該アクセスの対象である領域の
ブロックデータを転送する。この時、該ブロックデータ
の共有メモリＣへの書き込みは行わない、その後、キャ
ッシュメモリＡは当該領域のブロックをパージ（追放）
する。

〔発明が解決しようとする課題〕

上述した従来の方式では、キャッシュメモリＢがキャッ
シュメモリＡと同様のコピー・バック方式であれば問題
は生じない。

しかしながら、キャッシュメモリＢがストア・スルー方
式のキャッシュメモリであった場合、キャッシュメモリ
Ａ内で書き換えられたブロックはキャッシュメモリＢに
のみ登録され、その後、当該ブロックはキャッシュメモ
リＢ内のブロック・リプレースによりクリアされてしま
う、この場合、キャッシュメモリＡ内で書き換えられた
部分が消失してしまう。

この不都合を解消するため、上記■の段階において当該
ブロックを共有メモリＣにも同時に書き込む方式が考え
られる。ところがこの方式では、システムバスに接続さ
れるキャッシュメモリの全てがコピー・バック方式であ
った場合等に、コピー・バック方式が備えている利点（
バス・アクセスの頻度を減らす）を最大限に活かすこと
ができず、そのため、システム全体の性能が低下すると
いう問題が生じる。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、キャッシュメモリ内で書き換えた部分を消失
させずに、且つ、システム全体の性能低下を抑制するこ
とができるキャッシュメモリ制御方式を提供することを
目的としている。

〔課題を解決するための手段〕

第１図（ａ）　、　（ｂ）の原理図に示されるように、
本発明のキャッシュメモリ制御方式は、コピー・バック
方式（Ｍ１）とストア・スルー方式（阿２）が混在した
複数のキャッシュメモリと少なくとも１つの共有メモリ
口がシステムバスを介して接続されているマルチプロセ
ッサシステムにおいて、前記コピー・バック方式のキャ
ッシュメモリはリプレース方式で動作するものであって
、且つ、当該キャッシュメモリが保有し既に書き換えら
れていて前記共有メモリに未だ反映されていない領域に
対する他のキャッシュメモリからの該共有メモリへのア
クセスを検出した場合に該アクセスを一時中断させる手
段１と、当該アクセスがストア・スルー方式のキャッシ
ュメモリまたはコピー、バック方式のキャッシュメモリ
のいずれによって行われたのかを判別する手段２とを有
し、該判別の結果に基づき、前記アクセスを行ったキャ
ッシュメモリがコピー・バック方式のキャッシュメモリ
であった場合には当該アクセスの対象である領域のデー
タを前記共有メモリに書き込むことなく当該コピー・バ
ック方式のキャッシュメモリへ転送（３）シ、前記アク
セスを行ったキャッシュメモリがストア・スルー方式の
キャッシュメモリであった場合には当該アクセスの対象
である領域のデータを前記共有メモリへ書き戻す（４）
ようにしたことを特徴とする。

〔作用〕

成るキャッシュメモリが共有メモリに対してアクセスを
行った場合に、当該キャッシュメモリがストア・スルー
方式か、またはコピー・バック方式かに応じて、当該ア
クセスの対象である領域のデータの処理を適宜変えてい
る。

すなわち、当該アクセスがコピー・バック方式のキャッ
シュメモリによって行われた場合には、当該アクセスの
対象である領域のデータを前記共有メモリに書き込むこ
となく当該コピー・バック方式のキャッシュメモリへ転
送している。これによって、共有メモリへのシステムバ
ス上の無駄なアクセスが不要となり、システム全体の性
能低下を抑制することができる。

一方、当該アクセスがストア・スルー方式のキャッシュ
メモリによって行われた場合には、当該アクセスの対象
である領域のデータを共有メモリへ書き戻すようにして
いる。これによって、コピー・バック方式のキャッシュ
メモリ内で書き換えた部分は、消失させることなく無事
に共有メモリ内に保存することができる。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ゛以下に記述される実施
例を用いて説明する。

〔実施例〕

第２図には本発明のキャッシュメモリ制御方式が適用さ
れる密結合マルチプロセッサシステムの構成が示される
。

本システムでは、コピー・バック方式のキャッシュメモ
リＩＡとストア・スルー方式のキャッシュメモリＩＢが
混在した複数のキャッシュメモリ（本実施例では図示の
簡単化のため各方式についてそれぞれ１個のみ図示）が
、システムバス４を介して少なくとも１つの共有メモリ
３（同様に簡単化のため１個のみ図示）に接続されてい
る。また、各キャッシュメモ１月Ａ、１Ｂには、それぞ
れ対応するキャッシュメモリへのアドレス情報の供給や
データ読み出しおよび書き込み等の制御を行う中央処理
装置（ＣＰＵ）２Ａ、２Ｂが接続されている。

第３図にはコピー・バック方式のキャッシュメモ１月Ａ
の内部構成が示される。図中、破線で囲まれた部分は本
発明の特徴をなす部分である。

同図において、３１はタグ部（タグメモリ）であって、
アクセスデータの物理アドレスを記憶するアドレス部と
、２つの状態フラグ、すなわちアドレスとデータとの対
が有効であるか否かを指示する有効指示フラグ（Ｖ）と
データが書き換えられたか否かを指示する変更済指示フ
ラグ（Ｍ）、を有している。３２はシステムバス４上の
アドレスを解読するデコーダ（ＤＥＣ）、３３はタグ部
３１に登録されているアドレスとシステムバス４上のア
ドレスＡＤＤの一致／不一致を検出する比較回路、３４
は該比較回路の出力と有効指示フラグおよび変更済指示
フラグに応答して一時中断信号ＩＮＴを生成するアンド
ゲート、３５はシステムバス４を介して送られてくる、
ストア・スルー方式かコピー・バック方式かを指示する
方式指示信号ＩＮＤに応答するインバータ、３６は該イ
ンバータの出力と一時中断信号ＩＮＴに応答するアンド
ゲート、３７は方式指示信号ＩＮＤと一時中断信号ＩＮ
Ｔに応答するアンドゲート、そして３８はアンドゲート
３６，３７の出力に応答して転送サイクルを形成する回
路を示す。

なお、比較回路３３は、タグ部３１のアドレスと外部ア
クセスアドレスＡＤＤが一致した時にその出力を“１１
とし、それによってアンドゲート３４を「有効」にする
。また、方式指示信号ＩＮＤは、ストア・スルー方式を
指示する場合には“１”を呈し、コピー・バック方式を
指示する場合には“０”を呈する。また、アンドゲート
３６の出力はキャッシュ間転送を起動させるための信号
として用いられ、−方、アンドゲート３７の出力は共有
メモリ３へのコピー・バックを起動させるための信号と
して用いられる。

次に、第４図（ａ）〜（ｃ）を参照しながらキャッシュ
メモリ制御形態について説明する。

〔第４図（ａ）参照〕 ■　キャッシュメモリＩＢは、自己がストア・スルー方
式であることを指示（第３図の方式指示信号ＩＮＤ参照
）して共有メモリ３をアクセスする。

■　キャッシュメモリＩＡは、キャッシュメモリＩＢが
ストア・スルー方式であることを識別すると共に、キャ
ッシュメモリＩＢに対してアクセスの一時中断を要求（
第３図の一時中断信号ＩＮＴ参照）する。

■　キャッシュメモリＩＡは、共有メモリ３に対して、
キャッシュメモリＩＢからのアクセスをキャンセルする
。

〔第４図（ｂ）参照〕 ■　キャッシュメモリＩＡは、上記方式指示信号ＩＮＤ
により、上記アクセスを行ったキャッシュメモリがスト
ア・スルー方式のキャッシュメモリＩＢであることを検
出し、当該アクセスの対象である領域のデータ（ハツチ
ングで表示）を共有メモリ３へ書き戻す。

〔第４図（ｃ）参照〕 ■　キャッシュメモリＩＢは、共有メモリ３をアクセス
して必要な部分をフェッチする。

なお、第４図（ａ）〜（ｃ）には図示していないが、共
有メモリ３をアクセスするキャッシュメモリがコピー・
バック方式のキャッシュメモリであった場合には、従来
と同様に、当該アクセスの対象である領域のデータを共
有メモリ３に書き込むことなく当該コピー・バック方式
のキャッシュメモリへ転送する。

最後に、コピー・バック方式のキャッシュメモＩＪＩＡ
が行う処理について、第５図のフローチャートを参照し
ながら説明する０図中、破線で囲まれた部分は本発明の
特徴をなす処理を表す。

まずステップ５１では、外部からアクセスされた領域と
自己が保有しているブロックとの一致（ＹＥＳ）または
不一致（ＮＯ）を判定し、判定結果がＹＥＳの場合には
ステップ５２に進み、判定結果がＮＯの場合にはステッ
プ５１を繰り返す、ステップ５２では、当該ブロックが
書き換えられている（ＹＥＳ）か否（ＮＯ）を判定し、
判定結果がＹＥＳの場合にはステップ５３に進み、判定
結果がＮＯの場合にはこのフローは「エンド」となる、
ステップ５３では、その外部アクセスを中断させるため
の信号（−時中断信号ＩＮＴ）をシステムバス４に送出
する。

ステップ５４では、その外部アクセスがコピー・バック
方式のキャッシュメモリによって行われた（ＹＥＳ）か
否（ＮＯ）を判定し、判定結果がＹＥＳの場合にはステ
ップ５５に進み、判定結果がＮＯの場合（すなわち、外
部アクセスがストア・スルー方式のキャッシュメモリに
よって行われた場合）にはステップ５６に進む、ステッ
プ５５では、共有メモリ３の代わりに、当該アクセスの
対象である領域のブロックデータをシステムバス４に送
出する。この後、ステップ５７に進み、当該領域のブロ
ックをパージした後、このフローは「エンド」となる。

一方、ステップ５６では、外部アクセスがストア・スル
ー方式のキャッシュメモリによって行われているので、
当該領域のブロックを共有メモリ３へ書き戻す、この後
、ステップ５７に進み、上記と同様の処理が行われる。

このように本実施例のキャッシュメモリ制御方式によれ
ば、コピー・バック方式のキャッシュメモリＩＡが保有
し且つ既に書き換えられているが共有メモリ３に未だ反
映されていない領域に対して他のキャッシュメモリから
アクセスが有った場合に、該アクセスを一時中断させる
と共に、当該アクセスを行ったキャッシュメモリがスト
ア・スルー方式か、またはコピー・バック方式かに応じ
て、当該アクセスの対象である領域のデータの処理を上
述したよ４うに適宜変えている。

すなわち、当該アクセスの対象である領域のデータを当
該コピー・バック方式のキャッシュメモリＩＢへ転送す
ることにより、コピー・バック方式がもつ利点（無駄な
バス・アクセスを無くす）を最大限に活かすことができ
、ひいてはシステム全体の性能を高めることが可能とな
る。その一方では、当該アクセスの対象である領域のデ
ータを共有メモリ３へ書き戻すことにより、コピー・バ
ック方式のキャッシュメモリＩＡ内で書き換えた部分を
消失させることなく無事に共有メモリ３内に保存するこ
とができる。

〔発明の効果〕

以上説明したように本発明によれば、コピー・バック方
式のキャッシュメモリとストア・スルー方式のキャッシ
ュメモリが混在したシステムにおいて各キャッシュメモ
リ間を制御する際に、キャッシュメモリ内で書き換えた
部分を消失させることなく、しかもシステム全体の性能
を高めることができる。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明によるキャッシュメ
モリ制御方式の原理図、 第２図は本発明のキャッシュメモリ制御方式が適用され
る密結合マルチプロセッサシステムの構成を示すブロッ
ク図、 第３図は第２図におけるコピー・バック方式のキャッシ
ュメモリの内部構成を示す回路図、第４図（ａ）〜（Ｃ
）は第２図のシステムにおけるキャッシュメモリ制御形
態を時系列に示した図、第５図は第２図におけるコピー
・バック方式のキャッシュメモリが行う処理を表すフロ
ーチャート、 第６図は従来のキャッシュメモリ制御方式の問題点を説
明するための図、 である。 （符号の説明） Ｍｌ・・・コピー・バック方式のキャッシュメモリ、Ｍ
２・・・ストア・スルー方式のキャッシュメモリ、ＣＭ
・・・共有メモリ、 Ｐｌ・・・アクセスを一時中断させる処理、Ｐ２・・・
アクセスを行ったキャッシュメモリの方式を判別する処
理、 Ｐ３・・・当該コピー・バック方式のキャッシュメモリ
に該当データを転送する処理、 Ｐ４・・・共有メモリへ該当データを書き戻す処理。

Claims (1)

1. 【特許請求の範囲】 １、コピー・バック方式（Ｍ１）とストア・スルー方式
   （Ｍ２）が混在した複数のキャッシュメモリと少なくと
   も１つの共有メモリ（ＣＭ）がシステムバスを介して、
   接続されているマルチプロセッサシステムにおいて、 前記コピー・バック方式のキャッシュメモリはリプレー
   ス方式で動作するものであって、且つ、当該キャッシュ
   メモリが保有し既に書き換えられていて前記共有メモリ
   に未だ反映されていない領域に対する他のキャッシュメ
   モリからの該共有メモリへのアクセスを検出した場合に
   該アクセスを一時中断させる手段（Ｐ１）と、 当該アクセスがストア・スルー方式のキャッシュメモリ
   またはコピー・バック方式のキャッシュメモリのいずれ
   によって行われたのかを判別する手段（Ｐ２）とを有し
   、 該判別の結果に基づき、前記アクセスを行ったキャッシ
   ュメモリがコピー・バック方式のキャッシュメモリであ
   った場合には当該アクセスの対象である領域のデータを
   前記共有メモリに書き込むことなく当該コピー・バック
   方式のキャッシュメモリへ転送（Ｐ３）し、 前記アクセスを行ったキャッシュメモリがストア・スル
   ー方式のキャッシュメモリであった場合には当該アクセ
   スの対象である領域のデータを前記共有メモリへ書き戻
   す（Ｐ４）ようにしたことを特徴とするキャッシュメモ
   リ制御方式。 ２、前記複数のキャッシュメモリの各個は、前記共有メ
   モリにアクセスする際に自己がストア・スルー方式かコ
   ピー・バック方式かを指示する情報を前記システムバス
   に送出することを特徴とする請求項１に記載のキャッシ
   ュメモリ制御方式。