JPH0498338A - キャッシュメモリ同時書き換え制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数のコピー・バック方式のキャッシュメモリのそれぞ
れの同一ブロックに対して同時に書き込み要求が発生し
た場合の同時書き換え処理を制御する技術に関し、 コピー・バック方式の利点である高速性を最大限に活か
し、ひいてはシステム全体の性能向上に寄与することを
目的とし、 各キャッシュメモリは、各エントリにアドレス部、デー
タ部、有効指示フラグ■および変更済指示フラグＭを有
し、且つ、対応するＣＰＵからのデータの書き込み要求
があった場合にフラグ■がオンで且つフラグＭがオフの
時はその書き込みデータを当該対象領域に書き込み、フ
ラグＭをオンにし、ライトワンス動作を行い、ライトワ
ンス動作保留中の状態でバス権を獲得できなかった場合
に、前記システムバス上のアドレス監視に基づく他のキ
ャッシュメモリからのアクセスアドレスと当該保留中の
ライトアドレスを比較し、該比較に基づき一致した場合
であって且つフラグＭがオンの時は当該他のキャッシュ
メモリに対してインタセプト信号を送出し、該インタセ
プト信号の送出時に前記保留中のライトアドレスの送出
をキャンセルし、当該書き込み要求によるデータを共有
メモリへストアし、前記ライトワンス動作の実行中に外
部からインタセプト信号を受信した場合に、対応するＣ
ＰＵからの書き込み要求によるデータを前記共有メモリ
へストアし、それによって、複数のキャッシュメモリに
おいてそれぞれ同時に内部の同一ブロックへの書き込み
要求が発生した場合にライトワンス動作の終了を待つこ
となくそれぞれ内部の該当エントリを更新し対応するＣ
ＰＵへ応答するように構成する。

〔産業上の利用分野〕

本発明は、複数のコピー・バンク方式のキャッシュメモ
リと少なくとも１つの共有メモリがシステムバスを介し
て接続されているマルチプロセッサシステムに係わり、
特に、各キャッシュメモリ内の同一ブロックに対して同
時に書き込み要求が発生した場合の同時書き換え処理を
制御する技術に関する。

〔従来の技術〕

第６図に従来のキャッシュメモリ制御形態の一例が示さ
れる。

図示の例では、キャッシュメモリＡ、Ｂは共にコピー・
バンク方式のキャンシュメモリであるものとする。また
、■はアクセスアドレスで指示される領域が自キャッシ
ュメモリ内に存在するか否かを指示する有効指示フラグ
、Ｍはデータが書き換えられたか否かを指示する変更済
指示フラグをボしている。

キャンシュメモリＡ、Ｂはそれぞれ、対応するＣＰＵか
らのデータ書き込み（ライト）要求があった場合に、そ
の対象領域が自キャ、シュメモリ内に登録されていて（
Ｖ＝１）且つ変更済指示フラグＭがオフ（Ｍ＝Ｏ）の時
にその書き込みデータを当該対象領域に書き込み、変更
済指示フラグＭをオン（Ｍ＝１）にする。この時、キャ
ンシメモリＡ（またはＢ）は、未変更頭域にデータを書
き込むと、他のキャッシュメモリＢ（またはＡ）内の同
一領域をクリア（無効化）するために、ライトアドレス
（ハソファ無効化要求コマンド）をシステムバスに送出
する（ライトワンス動作）。

従来の方式では、キャッシュメモリＡ、Ｂはそれぞれ、
いったんライトワンス動作を開始すると中断することな
く終了するまで、対応するＣＰＴＪへはライト終了応答
を返さなかった。

ま、た、外部アクセスアドレスが内部の変更済のエント
リのアドレスと一致した場合には、当該キャッシュメモ
リは、その外部アクセスを行ったキャッシュメモリに対
して該アクセスの一時中断を要求するインタセプト信号
を送出し、その１工ントリ分をスワップアウト（コピー
・バック）していた。

また、ライトワンス動作の実行中に外部からインタセプ
ト信号を受信した場合には、当該キャッシュメモリは、
そのインタセプト信号を出力したデバイス（他のキャッ
シュメモリ）のアクセスが終了した後、再度ライトワン
ス（ライトアドレスのみ送出）を実行していた。

なお、第７図には第６図におけるキャッシュメモリの状
態遷移の様子が示される。

図中、■は無効状態（Ｖ−０）、Ｕは有効かつ未変更状
態（Ｖ−１かつＭ＝ＯＬＭは有効かつ変更清秋Ｂ（Ｖ−
１かつＭ＝１）、Ｍ”は状態Ｍであってライトワンス待
ちの状態、（Ｒ）は読み出しくリード）動作、（−）は
書き込み（ライト）動作、ＷＩＴはライトワンス動作の
インタセプト、ＷＥＤはライトワンス動作の終了を示す
、なお、杖！１ＪＲＩから状態Ｍへの遷移および状態Ｕ
から状ｇＭへの遷移は、ライトワンスがインタセプトさ
れずに行われる。また、状態Ｉから状態Ｍ”への遷移お
よび状態Ｕから状態Ｍ″への遷移は、ライトワンスがイ
ンタセプトされて、またはバス権を取れないためにライ
トワンスを実行できずに、行われる。

〔発明が解決しようとする課題］ 上述した従来の制御方式において、ライトワンス動作が
中断されることなく終了するまでＣＰＵへ応答を返さな
い場合は、コピー・パック方式が備えている利点（バス
・アクセスの頻度を減らし、処理の高速化を図る）を最
大限に活かすことができず、そのため、システム全体の
性能が低下するという問題が生じる。

また、１工ントリ分をスワップアウトする方法では、当
該キャッシュメモリと共有メモリとの間の通信に時間が
かかるという欠点がある。

また、再度ライトワンスを実行する方法では、どちらの
キャッシュメモリもライトワンスが必要となる上記の例
の場合、互いにライトワンスおよびインタセプト動作を
繰り返し、場合によっては無限ループに陥ってしまう可
能性があり、そのために高速処理を実現できないという
問題がある。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、コピー・ハック方式の利点である高速性を最
大限に活かし、ひいてはシステム全体の性能向上に寄与
することができるキャッシュメモリ同時書き換え制御方
式を提供することを目的としている。

〔課題を解決するための手段〕

第１図（ａ）　、　（ｂ）の原理図に示されるように、
本発明のキャッシュメモリ同時書き換え制御方式は、ａ
数のコピー・バンク方式のキャッシュメモリー〜Ｍｎと
少なくとも１つの共有メモリＣＭがシステムバスを介し
て接続されているマルチプロセッサシステムにおいて通
用される。

各キャッシュメモリＭｉ（ｉ＝１　＝ｎ）は、内部のそ
れぞれのエントリにアドレス部Ａ、データ部Ｄ、アクセ
スアドレスで示される領域が自己のキャッシュメモリ内
に存在するか否かを指示する有効指示フラグ■、および
データが書き換えられたか否かを指示する変更済指示フ
ラグＭを有する。

さらに各キャンシュメモリ旧は、 対応するＣ　Ｐ　Ｕ　Ｃ１（ｉ＝１〜ｎ）からのデータ
の書き込み要求があった場合に、その対象領域が当該キ
ャッシュメモリ内に登録されていて且つ変更済指示フラ
グがオフの時は該書き込み要求による書き込みデータを
当該対象領域に書き込み、該変更済指示フラグをオンに
すると共に、ライトアドレスを前記システムバスに送出
するライトワンス動作を行う第１の手段Ｐ１と、 前記ライトアドレスを送出しようとしている状態で前記
システムバスの使用権を獲得できなかった場合に、前記
システムバス上のアドレス監視に基づく他のキャンシュ
メモリからのアクセスアドレスの指示する領域と該送出
しようとしている保留中のライトアドレスの指示する領
域を比較する第２の手段Ｐ２と、 該比較に基づき一致した場合であって且つ変更法指示フ
ラグがオンの時は該一致したアドレスを出力している当
該他のキャッシュメモリに対してアクセスの一時中断を
要求するインタセプト信号を送出する第３の手段Ｐ３と
、 該インタセプト信号の送出時に前記保留中のライトアド
レスの送出をキ中ンセルすると共に、当該書き込み要求
による書き込みデータを前記共有メモリへストアする第
４の手段Ｐ４と、前記ライトワンス動作の実行中に他の
キャッシュメモリから前記インタセプト信号を受信した
場合に、対応するＣＰＵからの書き込み要求による書き
込みデータを前記共有メモリへストアする第５の手段Ｐ
５とを具備している。

［作用］ 説明の簡単化のため、例えば２つのキャッシュメモリ（
Ｍｌ、Ｍ２とする）内の同一ブロックに対して同時に書
き込み要求が発生し、たまたま一方のキャッシュメモリ
（Ｍｌ）の方が他方のキャッシュメモリ（Ｍ２）よりも
データ書き込みが早かったものとする。

この場合、キャッシュメモリＭ１の方は第１および第５
の手段（処理）を実行し、キャッシュメモリＭ２の方は
第２、第３および第４の手段（処理）を実行する。

従って、双方のキャッシュメモリにおいてそれぞれ同時
に内部の同一ブロックへの新規の書き込み要求が発生し
た場合、各キャッシュメモリは、それぞれのライトワン
ス動作の終了を待つことなく、それぞれ内部の該当エン
トリを更新し、対応するＣＰＵへ応答することができる
。それによって、コピー・バック方式の利点（高速処理
）を最大限に活かし、ひいてはシステム全体の性能を向
上させることが可能となる。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第２図には本発明のキャンシュメモリ同時書き換え制御
方式が適用される密結合マルチプロセッサシステムの構
成が示される。

本システムでは、複数のコピー・バック方式のキャンシ
ュメモリＩＡ、ＩＢ（本実施例では図示の簡単化のため
２個のみ図示）がシステムバス４を介して少なくとも１
つの共有メモリ３（同様に簡単化のため１個のみ図示）
に接続されている。また、各キャンシュメモリＩＡ、　
ＩＢには、それぞれ対応するキャッシュメモリへのアド
レス情報の供給やデータ読み出しおよび書き込み等の制
御を行う中央処理装置（ＣＰ　Ｕ）　２Ａ、２Ｂが接続
されている。

第３図には第２図におけるキャッシュメモリの内部構成
が示される。

同図において、３１はタグ部（タグメモリ）であって、
アクセスデータの物理アドレスを記憶するアドレス部と
、アクセスアドレスで指示される領域が自キャッシュメ
モリ内に存在するか否かを指示する有効指示フラグ■と
、データが書き換えられたか否かを指示する変更法指示
フラグＭを有している。なお、各フラグＶ、Ｍは、それ
ぞれの条件が肯定された時にｒオン」すなわち「工」を
呈し、否定された時に「オフ」すなわち「０」を呈する
。

３２は対応するＣＰＵからのアドレスＡＤＤＩを解読す
るデコーダ（ＤＥＣ）、３３はタグ部３１に登録されて
いるアドレスとＣＰＵからのアドレス＾ＤＤｌの一致／
不一致を検出する比較回路、３４は該比較回路の出力と
有効指示フラグ■に応答するアンドゲート、３５は該ア
ンドゲートの出力と変更法指示フラグＭの論理反転信号
に応答するアンドゲート、３６はＣＰＵからのアドレス
ＡＤＤＩをいったん保留状態にしてライトワンス・アド
レスを発生する回路、３７は該ライトワンス・アドレス
とシステムバス４上のアドレスＡＤＤ２の一致／不一致
を検出する比較回路を示す。

３８は外部アクセス監視部であって、比較回路３７の出
力とアンドゲート３５の出力とシステムバス４上の他の
キャッシュメモリからのインタセプト信号ＩＮＴに応答
し、ライトワンス起動（ＷＳ）またはストア・スルー起
動（ＳＳ）のモード切り換えを行うと共に、フラグ■の
ビットをクリアするための部分である。また、３９は外
部アクセス監視部３８からのモード切り換え信号−Ｓ、
ＳＳに応答して他のキャッシュメモリに対するバッファ
無効化要求を行ったり、あるいは゛ストア・スルー動作
を起動させるためのバンファ無効化制御回路、４０は対
応するＣＰＵからの書き込み（ライト）データＷＤＴと
ライトワンス・アドレス発生回路３６からのアドレスを
格納し、ストア・スルー動作が起動された時に該アドレ
スおよびデータをシステムバス４に接続するストア・ス
ルー用レジスタを示す。

なお、比較回路３３は、タグ部３１のアドレスとＣＰＵ
アクセスアドレスＡＤＤＩが一致した時にその出力を“
１“とじ、それによって対応するアンドゲート３４を「
有効」にする。同様に、比較回路３７は、外部アクセス
アドレスＡＤＤ２とライトワンス・アドレスが一致した
時にその出力を”ｌ”とし、それによって外部アクセス
監視部３８の動作を「有効」にする、また、アンドゲー
ト３５の出力はライトワンス要求を指示する信号として
用いられる。

次に、第４図（ａ）〜（ｃ）を参照しながらキャッシュ
メモリ同時書き換え制御方法について説明する。

（第４図（ａ）参照） ■　キャッシュメモリＩＡは、自メモリ内に登録されて
いて（Ｖ−１）且つ変更法指示フラグがオフ（Ｍ＝Ｏ）
となっている領域に対して対応するＣＰＵ２Ａからのラ
イト要求が有ると、該ライト要求によるデータを当該対
象領域に書き込む、この時、書き換え対象エントリが未
変更状態から変更法状態に移行するため、キャッシュメ
モリ１八は変更法指示フラグＭをオン（Ｍ＝１）にし、
さらにライトアドレスをシステムバス４に送出する（ラ
イトワンス動作）。

この時、キャッシュメモＩＪＩＢも同様にして対応する
Ｃ　Ｐ　Ｕ２Ｂからのライト要求に基づき当該対象領域
にデータを書き込み（Ｍ−０→１）、そしてライトアド
レスを送出しようとしているが、たまたまキャッシュメ
モリＬＡのアクセスの方が早かったためにシステムバス
の使用権を獲得できなかった。

■　キャンシュメモリＩＢは、システムバス４上のアド
レスをモニタし、該システムバス上のキャンシュメモリ
ＩＡからのアクセスアドレスと上記送出しようとしてい
る保留中のライトアドレスを比較する。

この比較結果に基づき双方のアドレスが一致すると、キ
ャッシュメモ１月Ｂは、変更法指示フラグがオン（Ｍ＝
１）となっているので、キャンシュメモリＩＡに対しシ
ステムバス４を介してインタセプト信号を送出する。こ
の時、上記保留中のライトアドレスの送出をキャンセル
する。

キャッシュメモリＩＡは、ライトワンス動作が一時中断
（インタセプト）されたため、バス要求を一時取り下げ
る。

（第４図（ｂ）参照） ■　キャッシュメモリＩＢは、対応するＣＰＵ２Ｂから
のライト要求に基づき書き換え変更した部分のみをスト
ア・スル一方式で共有メモリ３にストアし、当該エント
リをクリア（無効化）する。これによって、有効指示フ
ラグ■および変更法指示フラグＭは共にオフとなる１Ｖ
＝１→０、Ｍ＝１→０）。

（第４図（ｃ）参照） ■　キヤノンユメモＩＪＩＡは、ライトワンス動作を繰
り返すのではなく、キャンシュメモＩＪＩＢと同様にし
て、対応するＣＰｔＪ２Ａからのライト要求に基づき書
き換え変更した部分のみをストア・スル一方式で共有メ
モリ３にストアし、当該エントリをクリア（無効化）す
る。これによって、有効指示フラグ■および変更法指示
フラグＭは共にオフとなる（Ｖ＝１→０、Ｍ＝ｌ→０）
。

第５図は第２図におけるキャッシュメモリの状態遷移の
様子を示している。

図中、Ｉ、Ｕ、Ｍ、（１？）および（−）については第
７図と同様である。ＳＴは共有メモリへのストア待ち状
態、ＳＩＴはストア動作のインタセプト、ＳＥＤはスト
ア動作の正常終了を示す。なお、状態■から状態Ｍへの
遷移および状態Ｕから状態Ｍへの遷移は、ライトワンス
がインタセプトされずに行われる。

また、状Ｊｌｌから状態ＳＴへの遷移および状態Ｕから
状態ＳＴへの遷移は、ライトワンスがインタセプトされ
て、またはライトアドレスの保留中にアドレスの一致を
検出して、行われる。

以上説明したように本実施例の制御方式によれば、キャ
ッシュメモＩＪＩＡ、１Ｂにおいてそれぞれ同時に内部
の同一ブロックへの書き込み要求が発生した場合に、各
キャッシュメモリは、たとえライトワンス動作を実行中
であっても該ライトワンス動作の終了を待つことなく、
速やかに該当エントリを更新して対応するＣ　Ｐ　Ｕ２
Ａ、２Ｂへ応答することができる。従って、コピー・バ
ッタ方式の利点である高速性を最大限に活かすことがで
きる。これは、システム全体の性能向上に寄与するもの
である。

なお、上述した実施例では２つのキャッシュメモリＩＡ
、ＩＢ間での同時書き換え制御方法について説明したが
、３つ以上のキャッシュメモリ（コピー・バック方式）
間においても上記制御方式が同様に適用され得ることは
当業者には明らかであろ〔発明の効果〕 以上説明したように本発明によれば、複数のコピー・バ
ック方式のキャッシュメモリのそれぞれの同一ブロック
に対して同時に書き込み要求が発生した場合に、コピー
・バック方式の利点である高速性を最大限に活かして同
時書き換え処理を実現することができ、それによってシ
ステム全体の性能向上を図ることが可能となる。

【図面の簡単な説明】 第１図（ａ）および（ｂ）は本発明によるキャッシュメ
モリ同時書き換え制御方式の原理図、第２図は本発明の
キャッシュメモリ同時書き換え制御方式が適用される密
結合マルチプロセッサシステムの構成を示すブロック図
、 第３図は第２図におけるキャッシュメモリの内部構成を
示す回路図、 第４図（ａ）〜（ｃ）は第２図のシステムにおけるキャ
ッシュメモリ制御形態を時系列的に示した図、第５図は
第２関におけるキャンシュメモリの状態遷移図、 第６図は従来のキャッシュメモリ制御方式の問題点を説
明するための図、 第７図は第６図におけるキャッソユメモリの状態遷移図
、 である。 （符号の説明） Ｍ１〜Ｍｎ・・・コピー・バック方式のキャンシュメモ
リ、 口・・・共有メモリ、 Ａ・・・アドレス部、 Ｄ・・・データ部、 ■・・・有効指示フラグ、 Ｍ・・・変更済指示フラグ、 Ｃｉ・・・対応するＣＰＵ、 Ｐｌ・・・第１の手段（データを書き込み、変更済指示
フラグをオンにし、ライトワンス動作を行う処理）、 Ｐ２・・・第２の手段（外部アクセスアドレスと保留中
のライトアドレスを比較する処理）、Ｐ３・・・第３の
手段（インタセプト信号を送出する処理）、 Ｐ４・・・第４の手段（インタセプト信号の送出時に、
保留中のライトアドレスの送出をキャンセルし、書き込
みデータを共有メモリヘスドアする処理）、 Ｐ５・・・第５の手段（ライトワンス動作の実行中且つ
インタセプト信号の受信時に、書き込みデータを共有メ
モリへストアする処理）。 第 図 第 図 ■・・・無効 Ｕ・・・有効かつ未変更 Ｍ・・・有効かつ変更済 ＳＴ・・・ストア待ち ■・・リード Ｗ・ライト ＳＩＴ・・・メモリ（３）へのストアがインタセプト ＳＥＤ・・・メモリ（３）へのストアが正常終了 第２図におけるキヤノンユメモリの状態遷移図第５図 従来のキャノ／ユメモリ制御方式の問題点を説明するた
めの図 第６２ 第６図におけるキヤノンユメモリの状罪遷移図第７図

Claims (1)

1. 【特許請求の範囲】 複数のコピー・バック方式のキャッシュメモリ（Ｍ＿１
   〜Ｍｎ）と少なくとも１つの共有メモリ（ＣＭ）がシス
   テムバスを介して接続されているマルチプロセッサシス
   テムにおいて、 各キャッシュメモリ（Ｍｉ）は、内部のそれぞれのエン
   トリにアドレス部（Ａ）、データ部（Ｄ）、アクセスア
   ドレスで示される領域が自己のキャッシュメモリ内に存
   在するか否かを指示する有効指示フラグ（Ｖ）、および
   データが書き換えられたか否かを指示する変更済指示フ
   ラグ（Ｍ）を有し、且つ、対応するＣＰＵ（Ｃｉ）から
   のデータの書き込み要求があった場合に、その対象領域
   が当該キャッシュメモリ内に登録されていて且つ変更済
   指示フラグがオフの時は該書き込み要求による書き込み
   データを当該対象領域に書き込み、該変更済指示フラグ
   をオンにすると共に、ライトアドレスを前記システムバ
   スに送出するライトワンス動作を行う第１の手段（Ｐ１
   ）と、 前記ライトアドレスを送出しようとしている状態で前記
   システムバスの使用権を獲得できなかった場合に、前記
   システムバス上のアドレス監視に基づく他のキャッシュ
   メモリからのアクセスアドレスの指示する領域と該送出
   しようとしている保留中のライトアドレスの指示する領
   域を比較する第２の手段（Ｐ２）と、 該比較に基づき一致した場合であって且つ変更済指示フ
   ラグがオンの時は該一致したアドレスを出力している当
   該他のキャッシュメモリに対してアクセスの一時中断を
   要求するインタセプト信号を送出する第３の手段（Ｐ３
   ）と、 該インタセプト信号の送出時に前記保留中のライトアド
   レスの送出をキャンセルすると共に、当該書き込み要求
   による書き込みデータを前記共有メモリへストアする第
   ４の手段（Ｐ４）と、前記ライトワンス動作の実行中に
   他のキャッシュメモリから前記インタセプト信号を受信
   した場合に、対応するＣＰＵからの書き込み要求による
   書き込みデータを前記共有メモリへストアする第５の手
   段（Ｐ５）とを具備し、 前記複数のキャッシュメモリにおいてそれぞれ同時に内
   部の同一ブロックへの新規の書き込み要求が発生した場
   合に前記ライトワンス動作の終了を待つことなくそれぞ
   れ内部の該当エントリを更新し対応するＣＰＵへ応答す
   ることを特徴とするキャッシュメモリ同時書き換え制御
   方式。