JPH0492937A

JPH0492937A - キャッシュメモリ制御方式

Info

Publication number: JPH0492937A
Application number: JP2206851A
Authority: JP
Inventors: Takeshi Kitahara; 北原　毅
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-08-06
Filing date: 1990-08-06
Publication date: 1992-03-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕複数のキャッシュメモリと少なくとも１つの共有メモリ
がシステムバスを介して接続されているマルチプロセッ
サシステムに係わり、特に、コピー・バック方式とスト
ア・スル一方式が混在している場合に各キャッシュメモ
リ間でデータの整合性（コヒーレンジ）を維持する技術
に関し、他のキャッシュメモリに転送した後で自メモリ
内の該当エントリに書き込みがあった場合でもその最新
のデータを他のキャッシュメモリに反映可能とし、ひい
てはシステム全体の性能向上に寄与することを目的とし
、コピー・バック方式のキャッシュメモリが、データ部、
アドレス部、有効指示フラグ、変更済指示フラグおよび
共有状態指示フラグを有し、且つ、当該キャッシュメモ
リが保有し既に書き換えられていて前記共有メモリに未
だ反映されていない領域に対する他のキャッシュメモリ
からの該共有メモリへのアクセスを検出した場合に該ア
クセスに対する該共有メモリの応答を抑止し、前記他の
キャッシュメモリからのアクセスアドレスで示される領
域に対応するエントリを当該他のキャッシュメモリに転
送すると共に、前記共有状態指示フラグをオンにし、前
記データ共有状態で且つ変更済のエントリに対して書き
込みがあった場合にライトアドレスを前記システムバス
に送出すると共に、前記共有状態指示フラグをオフにし
、該送出したライトアドレスにより前記他のキャッシュ
メモリ内の該当エントリを無効化するように構成する。

〔産業上の利用分野〕

本発明は、複数のキャッシュメモリと少なくとも１つの
共有メモリがシステムバスを介して接続されているマル
チプロセッサシステムに係わり、特ニ、コヒー・バック
方式とストア・スル一方式が混在している場合に各キャ
ッシュメモリ間でデータの整合性（コヒーレンジ）を維
持する技術に関する。

〔従来の技術〕

第６図に従来のキャッシュメモリ制御形態の一例が時系
列的に示される。図示の例では、キャッシュメモリＡが
コピー・バック方式のキャッシュメモリ、キャッシュメ
モリＢがストア・スル一方式のキャッシュメモリである
ものとする。

なお、■はアクセスアドレスで指示される領域が自己の
キャッシュメモリ（この場合にはキャッシュメモリＡ）
内に存在する（Ｖ−１）か否（Ｖ＝０）かを指示する有
効指示フラグ、Ｍはデータが書き換えられた（Ｍ−１）
か否（Ｍ＝　０　）かを指示する変更済指示フラグを示
している。

（第６図（ａ）参照） ■　キャッシュメモリＢは、共有メモリＣに対して読み
出しを要求する。

（第６図（ｂ）参照） ■　キャッシュメモリＡは、キャッシュメモリＢのアク
セス対象の読み出し領域を保有していて且つ当該領域が
既に書き換えられているが未だ共有メモリＣに反映され
ていない領域であることを検出し、共有メモリＣに対し
て、キャッシュメモリＢへの応答を抑止させる〔インタ
セプト〕。

（第６図（ｃ）参照） ■　キャッシュメモリＡは、当該アクセスの対象である
領域に対応するエントリをキャッシュメモリＢへ転送す
る［キャッシュ間転送］。

（第６図（ｄ）参照） ■　キャッシュメモリＡは、当該エントリをクリアする
。これによって、■＝０およびＭ＝０とする。

（第６図（ｅ）参照） ■　キャッシュメモリＢ内の該当エントリはリプレース
により、そのまま廃棄される（ストア・スルー）。

第７図には従来形の他の例としてのキャッシュメモリ制
御形態が時系列的に示される。なお、各符号については
第６図の場合と同様である。

■〜■（第７図（ａ）〜（ｃ）参照）については第６図
（ａ）〜（ｃ）と同じであるので、その説明は省略する
。

（第７図（ｄ）参照） ■　キャッシュメモリＡは、（該当エントリをキャッシ
ュメモリＢへ転送した後）対応するＣＰＵ（図示せず）
からの書き込み指示に基づき、該当エントリに新たな書
き込みを行う。

なお、第８図（ａ）　、　（ｂ）にはそれぞれ第６図お
よび第７図におけるキャッシュメモリＡの状態遷移の様
子が示される。

図中、■は無効状態（Ｖ＝０）、Ｕは有効かつ未変更状
３１（Ｖ−１かつＭ＝Ｏ）、Ｍは有効かつ変更済状態（
■＝１かつＭ＝１）、（Ｒ）は読み出しくリード）動作
、（−）は書き込み（ライト）動作、そしてＡＨはアド
レス一致状態を示す。このアドレス一致状態において、
上記インタセプトおよびキャッシュ間転送が行われる。

〔発明が解決しようとする課題〕

第６図に示した制御方式では、キャッシュメモリＡ内で
書き換えられたデータはストア・スルー方式のキャッシ
ュメモリＢにのみ登録され（同図（ｃ）参照）、その後
、当該データは失われる（同図（ｄ）　、　（ｅ）参照
）。

これに対処するため、第６図（ｃ）の動作時に当該デー
タを共有メモリＣにも同時に書き込む方法が考えられる
。ところがこの方式では、システムバスに接続されるキ
ャッシュメモリの全てがコピー・バック方式であった場
合等に、コピー・バック方式が備えている利点（バス・
アクセスの頻度を減らす）を最大限に活かすことができ
ず、そのため、システム全体の性能が低下するという問
題が生じる。

一方、第７図に示した制御方式では、同図（ｄ）の処理
によりキャッシュメモリＡに新たに書き込まれたデータ
はストア・スル一方式のキャッシュメモリＢには反映さ
れず、そのため、キャッシュメモリＢに対応するＣＰＵ
は旧データを演算対象としてしまうという不都合が生じ
る。これは、システムの性能低下につながり、好ましく
ない。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、他のキャッシュメモリに転送した後で自メモ
リ内の該当エントリに書き込みがあった場合でもその最
新のデータを他のキャッシュメモリに反映可能とし、ひ
いてはシステム全体の性能向上に寄与することができる
キャッシュメそり制御方式を提供することを目的として
いる。

〔課題を解決するための手段〕

第１図（ａ）　、　（ｂ）の原理図に示されるように、
本発明のキャッシュメモリ制御方式は、複数のキャッシ
ュメモリＭ１〜Ｍｎと少なくとも１つの共有メモリＣＭ
がシステムバスを介して接続されているマルチプロセッ
サシステムにおいて、前記複数のキャッシュメモリのうち少なくとも１つ（Ｍ
１）はコピー・バック方式のキャッシュメモリであって
、データ部Ｄ、アドレス部Ａ、アクセスアドレスで示さ
れる領域が自己のキャッシュメモリ内に存在するか否か
を指示する有効指示フラグ■、データが書き換えられた
か否かを指示する変更済指示フラグＭ、および他のキャ
ッシュメモリとの間で同じデータを共有しているか否か
を指示する共有状態指示フラグＳを有し、且つ、当該キ
ャッシュメモリが保有し既に書き換えられていて前記共
有メモリに未だ反映されていない領域に対する他のキャ
ッシュメモリからの該共有メモリへのアクセスを検出し
た場合に該アクセスに対する該共有メモリの応答を抑止
する第１の手段Ｐ１と、前記他のキャッシュメモリから
のアクセスアドレスで示される領域に対応するエントリ
を当該他のキャッシュメモリに転送すると共に、前記共
有状態指示フラグをオンにする第２の手段Ｐ２と、前記
データ共有状態で且つ変更済のエントリに対して書き込
みがあった場合にライトアドレスを前記システムバスに
送出すると共に、前記共有状態指示フラグをオフにする
第３の手段Ｐ３とを有し、該送出したライトアドレスに
より前記他のキャッシュメモリ内の該当エントリを無効
化するようにしたことを特徴とする。

〔作用〕

コピー・バック方式のキャッシュメモリＬは、自メモリ
が保有し且つ既に書き換えられているが共有メモリＣＭ
に未だ反映されていない領域に対して他のキャッシュメ
モリからアクセスが有った場合に、該アクセスに対する
共有メモリの応答を抑止すると共に当該他のキャッシュ
メモリへ該当エントリを転送する。これによって、キャ
ッシュメモリＭ１と当該他のキャッシュメモリは同じデ
ータを共有することになるため、共有状態指示フラグＳ
をオンにする。

この状態で該当エントリに書き込みがあった場合、キャ
ッシュメモリＭ１はライトアドレスをシステムバスに送
出する。これによって当該他のキャッシュメモリは、直
前に転送された該当エントリに対して新たなデータ書き
込みがあったことを検出し、該当エントリをクリア（無
効化）することができる。一方、キャッシュメモリＭ１
は、該当エントリ内の最新のデータ（書き込み後のデー
タ）と書き込み前に転送したデータが不一致となるため
、共有状態指示フラグＳをオフにする。

このように、他のキャッシュメモリからのアクセス要求
に対して該当エントリを転送した後で新たに該当エント
リに書き込みがあった場合でも、当該他のキャッシュメ
モリは該当エントリの無効化を行うので、旧データを演
算対象としてしまうという不都合を解消することができ
る。この場合、必要に応じてアクセスを行うことにより
、キャッシュメモリＭ１内の最新のデータを他のキャッ
シュメモリに反映させることができる。これは、システ
ム全体の性能向上に寄与するものである。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第２図には本発明のキャッシュメモリ制御方式が適用さ
れる密結合マルチプロセッサシステムの構成が示される
。

本システムでは、コピー・バック方式のキャッシュメモ
リＩＡとストア・スル一方式のキャッシュメモリＩＢが
混在した複数のキャッシュメモリ（本実施例では図示の
簡単化のため各方式についてそれぞれ１個のみ図示）が
、システムバス４を介して少なくとも１つの共有メモリ
３（同様に簡単化のため１個のみ図示）に接続されてい
る。また、各キャッシュメモリＬＡ、ＩＢには、それぞ
れ対応するキャッシュメモリへのアドレス情報の供給や
データ読み出しおよび書き込み等の制御を行う中央処理
装置（ＣＰ　Ｕ）　２Ａ、２Ｂが接続されている。

第３図にはコピー・バック方式のキャッシュメモリＩＡ
の内部構成が示される。

同図において、３１はタグ部（タグメモリ）であって、
アクセスデータの物理アドレスを記憶するアドレス部と
、３つの状態フラグ、すなわちアクセスアドレスで指示
される領域が自己のキャッシュメモリ内に存在するか否
かを指示する有効指示フラグ（Ｖ）とデータが書き換え
られたか否かを指示する変更済指示フラグ（Ｍ）と他の
キャッシュメモリとの間で同じデータを共有しているか
否かを指示する共有状態指示フラグ（Ｓ）、を有してい
る。なお、各フラグ■、ＭＳＳは、それぞれの条件が肯
定された時に「オン」すなわち「１」を呈し、否定され
た時に「オフ」すなわち「ＯＪを呈する。

３２は対応するＣＰＵからのアドレスＡＤＤＩを解読す
るデコーダ（ＤＥＣ）、３３はタグ部３１に登録されて
いるアドレスとＣＰＵからのアドレスＡＤＤＩの一致／
不一致を検出する比較回路、３４は該比較回路の出力と
有効指示フラグ■に応答するアンドゲート、３５はシス
テムバス４上のアドレスＡＤＤ２を解読するデコーダ（
ＤＥＣ）、３６はタグ部３１に登録されているアドレス
とシステムバス４上のアドレスＡＤＤ２の一致／不一致
を検出する比較回路、３７は該比較回路３６の出力と有
効指示フラグＶに応答するアンドゲートを示す。

なお、比較回路３３　（３６）は、タグ部３１のアドレ
スとＣＰＵアクセスアドレスＡＤＤＩ　（外部アクセス
アドレスＡＤＤ２　）が一致した時にその出力を“１”
とし、それによって対応するアンドゲート３４（３７）
を「有効」にする。

３８は外部アクセス監視部であって、アンドゲート３７
の出力と変更済指示フラグＭに応答し、インタセプト信
号ＩＮＴ（共有メモリ３に対する応答抑止信号）をシス
テムバス４に送出すると共に、キャッシュメモリ間デー
タ転送を起動させ、さらに共有状態指示フラグＳをオン
にする機能を有している。一方、３９はＣＰＵアクセス
制御部であって、アンドゲート３４の出力とＣＰＵから
の読み出し／書き込み制御信号Ｒ／−および変更済指示
フラグＭと共有状態指示フラグＳに応答し、通常の処理
、すなわちキャッシュのヒツト／ミス処理およびフラグ
■、Ｍのビット更新処理、を行うと共に、ライトアドレ
ス−ＡＤＤをシステムバス４に送出し、さらに共有状態
指示フラグＳをオフにする機能を有している。

次に、第４図（ａ）〜（ｅ）を参照しながらキャッシュ
メモリ制御形態について説明する。

（第４図（ａ）参照） ■　キャッシュメモリＩＢは、共有メモリ３に対して読
み出しを要求する。

（第４図（ｂ）参照） ■　キャッシュメモリＩＡは、キャッシュメモリＩＢの
アクセス対象の読み出し領域を保有していて且つ当該領
域が既に書き換えられているが未だ共有メモリ３に反映
されていない領域であることを検出し、共有メモリ３に
対して、キャッシュメモリＩＢへの応答を抑止させる〔
インタセプト〕。

（第４図（ｃ）参照） ■　キャッシュメモリＩＡは、当該アクセスの対象であ
る領域に対応するエントリをキャッシュメモリＩＢへ転
送する〔キャッシュ間転送〕。同時に、共有状態指示フ
ラグＳをオン（Ｓ＝１）にする。

（第４図（ｄ）参照） ■　キャッシュメモリＩＡは、対応するＣＰＵ２Ａから
の書き込み指示に基づいて該当エントリに新たな書き込
みを行う。

この時、キャッシュメモリＩＡは、共有状態指示フラグ
Ｓがオンであるため、システムバス４にライトアドレス
を送出する。このライトアドレスは、ストア・スル一方
式により、或いはバッファ無効化要求コマンドの形で、
送出される。

（第４図（ｅ）参照） ■　キャッシュメモリＩＢは、システムバス４上にライ
トアドレスが送出されたことを検出して、対応するＣＰ
Ｕ２Ｂからの書き込み指示に基づき該当エントリをクリ
ア（無効化）する。

この時、キャッシュメモリＩＡは、共有状態指示フラグ
Ｓをオフ（Ｓ＝Ｏ）にする。

なお、第４図（ａ）〜（ｅ）には図示していないが、共
有メモリ３をアクセスするキャッシュメモリがコピー・
バック方式のキャッシュメモリであった場合でも、上記
制御方式は同様に適用される。

第５図はコピー・バンク方式のキャッシュメモリ１への
状態遷移の様子を示している。

本実施例では、従来形（第８図（ａ）　、　（ｂ）参照
）において取り得た３つの状１１Ｉ、Ｕ、Ｍに加えて、
新たに「有効、共有かつ変更済状態、ＳＭ　（Ｖ＝１か
つＭ＝１かつ５＝１）を取ることができる。

この場合、状１ｉＭから状態ＳＭへの遷移時に上記イン
タセプトおよびキャッシュ間転送が行われ、状ＢｓＭか
ら状態Ｍへの遷移時に上記ライトアドレスが送出される
。

このように本実施例のキャッシュメモリ制御方式によれ
ば、キャッシュメモリＩＡが他のキャッシュメモリＩＢ
からのアクセス要求に対して該当エントリを転送した後
で新たに該当エントリに書き込みがあった場合でも、当
該キャッシュメモリＩＢは該当エントリの無効化を行う
ので、旧データを演算対象としてしまうという不都合を
解消することができる。この場合、必要に応じてアクセ
スを行うことにより、キャッシュメモリＩＡ内の最新の
データを自メモリに反映させることができる。

〔発明の効果〕

以上説明したように本発明によれば、コピー・バック方
式とストア・スル一方式が混在したシステムにおいて各
キャッシュメモリを制御する際に、他のキャッシュメモ
リに転送した後で自メモリ内の該当エントリに書き込み
があった場合でもその最新のデータを他のキャッシュメ
モリに反映させることが可能となり、ひいてはシステム
全体の性能を向上させることができる。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明によるキャッシュメ
モリ制御方式の原理図、第２図は本発明のキャッシュメモリ制御方式が適用され
る密結合マルチプロセッサシステムの構成を示すブロッ
ク図、第３図は第２図におけるコピー・バック方式のキャッシ
ュメモリの内部構成を示す回路図、第４図（ａ）〜（ｅ
）は第２図のシステムにおけるキャッシュメモリ制御形
態を時系列的に示した図、第５図は第２図におけるコピ
ー・バック方式のキャッシュメモリの状態遷移図、第６図（ａ）〜（ｅ）は従来形の一例としてのキャッシ
ュメモリ制御形態を時系列的に示した図、第７図（ａ）
〜（ｄ）は従来形の他の例としてのキャッシュメモリ制
御形態を時系列的に示した図、第８図（ａ）および（ｂ
）はそれぞれ第６図および第７図におけるコピー・バッ
ク方式のキャッシュメモリの状態遷移図、である。（符号の説明）旧〜Ｍｎ・・・キャッシュメモリ、ＣＭ・・・共有メモリ、Ｄ・・・データ部、Ａ・・・アドレス部、 ■・・・有効指示フラグ、Ｍ・・・変更済指示フラグ、Ｓ・・・共有状態指示フラグ、Ｐｌ・・・第１の手段（共有メモリの応答を抑止する処
理）、Ｐ２・・・第２の手段（該当エントリを転送し、共有状
態指示フラグをオンにする処理）、Ｐ３・・・第３の手段（ライトアドレスを送出し、共有
状態指示フラグをオフにする処理）。 ■・・・無　効Ｕ・・・有効かつ未変更Ｍ・・・有効、非共有かつ変更済ＳＭ・・・有効、共有かつ変更済（Ｒ）・・・リード（Ｗ）・・・ライトＡＨ・・・アドレス一致第図１Ａ・・・キャッシュメモリＩＢ・・・キャフンユメモリ３・・・共有メモリ４・・・システムバス（コピー・バンク方式）（ストア・スル一方式）Ａ゛°゛キ中ツノユメモリＢ・・・キャフノユメモリＣ・・・共有メモリ（コピー・バック方式）（ストア・スル一方式）

Claims

【特許請求の範囲】複数のキャッシュメモリ（Ｍ＿１〜Ｍｎ）と少なくとも
１つの共有メモリ（ＣＭ）がシステムバスを介して接続
されているマルチプロセッサシステムにおいて、前記複
数のキャッシュメモリのうち少なくとも１つ（Ｍ＿１）
はコピー・バック方式のキャッシュメモリであって、データ部（Ｄ）、アドレス部（Ａ）、アクセスアドレス
で示される領域が自己のキャッシュメモリ内に存在する
か否かを指示する有効指示フラグ（Ｖ）、データが書き
換えられたか否かを指示する変更済指示フラグ（Ｍ）、
および他のキャッシュメモリとの間で同じデータを共有
しているか否かを指示する共有状態指示フラグ（Ｓ）を
有し、且つ、当該キャッシュメモリが保有し既に書き換
えられていて前記共有メモリに未だ反映されていない領
域に対する他のキャッシュメモリからの該共有メモリへ
のアクセスを検出した場合に該アクセスに対する該共有
メモリの応答を抑止する第１の手段（Ｐ１）と、前記他のキャッシュメモリからのアクセスアドレスで示
される領域に対応するエントリを当該他のキャッシュメ
モリに転送すると共に、前記共有状態指示フラグをオン
にする第２の手段（Ｐ２）と、前記データ共有状態で且
つ変更済のエントリに対して書き込みがあった場合にラ
イトアドレスを前記システムバスに送出すると共に、前
記共有状態指示フラグをオフにする第３の手段（Ｐ３）
とを有し、該送出したライトアドレスにより前記他のキャッシュメ
モリ内の該当エントリを無効化するようにしたことを特
徴とするキャッシュメモリ制御方式。