JPH0492467A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、抵抗負荷型ＭＯ３−３ＲＡＭと称されている
半導体メモリ装置に関するものである。

〔発明の概要〕

本発明は、上記の様な半導体メモリ装置において、一対
の転送用トランジスタと一対のビット線とをワー［°線
上で接続するための配線層を異なる２層の導電層で形成
することによって、高集積度を実現することができる様
にしたものである。

［従来の技術］ 第４図は、抵抗負荷型ＭＯ３−３ＲＡＭのメモリセルの
等価回路を示している。このメモリセルは、フリップフ
ロップ１１と一対の転送用トランジスタ１２．１３とで
構成されており、フリップフロップ１１は、一対ずつの
駆動用トランジスタ１４．１５及び抵抗素子１６．１７
から成っている。

転送用トランジスタ１２．１３にはビット線２】、２２
が夫々接続されており、ワード線２３が転送用トランジ
スタ１２．１３のゲート電極になっている。また、駆動
用トランジスタ１４．１５には接地線２４が接続されて
おり、抵抗素子１６．１７には電源線２５が接続されて
いる。

第５図は、この様な抵抗負荷型ＭＯ３−３ＲＡＭの一従
来例を示している。なお、この第５図には４個のメモリ
セルが表されている。

この−従来例では、Ｓｉ基体上の第１層目の多結晶Ｓ１
膜によって、駆動用トランジスタ１４．１５のゲート電
極２６．２７とワード線２３とが夫々形成されており、
Ｓｉ基体中の不純物領域３１ａ〜３１ｇによって、トラ
ンジスタ１２〜１５のソース・ドレイン領域が形成され
ている。

ゲート電極２６は、コンタクト孔２６ａ、２６ｂを介し
て不純物領域３１ｃ、３１ｆに夫々接続されており、ゲ
ート電極２７は、コンタクト孔２７ａを介して不純物領
域３１ｄに接続されている。

Ｓｉ基体上の第２層目の多結晶Ｓｉ膜によって、接地線
２４とビット線２１．２２の取出し電極である配線層３
２．３３とが形成されている。配線層３２は、不純物領
域３１ａ上からワード線２３上へ延在しており、配線層
３３は、不純物領域３１ｂ上から隣接メモリセルのワー
ド線３４上へ延在している。

接地線２４は、コンタクト孔２４ａ、２４ｂを介して不
純物領域３１ｅ、３１ｇに接続されており、配線層３２
．３３は、コンタクト孔３２ａ、３３ａを介して不純物
領域３１ａ、３１ｂに夫々接続されている。

５１基体上の第３層目の多結晶Ｓ１膜によって、電源線
２５とこの電源線２５に連なる抵抗素子１６．１７とが
形成されている。

抵抗素子１６は、コンタクト孔１６ａを介してゲート電
極２７及び不純物領域３１ｄに接続されており、抵抗素
子１７は、コンタクト孔１７ａを介してゲート電極２６
及び不純物領域３１ｃに接続されている。

第３層目の多結晶Ｓｉ膜のうちで、電源線２５の部分と
コンタクト孔１６ａ、１７ａ及びその近傍の部分とには
、第１層目及び第２層目の多結晶Ｓｉ膜と同様に、抵抗
値を低減させるために、不純物が高濃度にイオン注入さ
れている。

また、第３層目の多結晶Ｓｉ膜のうちで、抵抗素子１６
．１７の部分にも、抵抗値を制御するために、不純物が
イオン注入されている。

第３層目の多結晶Ｓｉ膜よりも上層のへβ膜によってビ
ット線２１．２２が形成されており、これらのビット線
２１．２２は、コンタクト孔２１ａ、２２ａを介して配
線層３２．３３に夫々接続されている。

以上の様な一従来例では、ピント線２１．２２は配線層
３２．３３を介して不純物領域３１ａ、３１ｂに夫々接
続されており、ピント線２１．２２と配線層３２．３３
とを接続するコンタクト孔２１ａ、２２ａはワードｖＡ
２３．３４上に位置している。

従って、ビット線２１．２２を不純物領域３１ａ、３１
ｂに直接に接続する場合に比べてコンタクト孔２１ａ、
２２ａが浅い。このため、コンタクト孔２１ａ、２２ａ
におけるビット線２１．２２の段差被覆性がよく、この
−従来例は品質、信頼性が高い。

〔発明が解決しようとする課題］ ところが、上述の一従来例では、ワード線２３、３４に
平行な方向で配線層３２．３３同士が隣接しており、し
かもこれらの配線層３２．３３は共に第２層目の多結晶
Ｓｉ膜によって形成されている。

このため、ワード線２３．３４に平行な方向でメモリセ
ル面積を縮小する際に配線層３２．３３同士の間隔ａに
制限され、更に高い集積度を実現することが困難になっ
ている。

〔課題を解決するための手段］ 本発明による半導体メモリ装置では、一対の転送用トラ
ンジスタ１３．１２のうちの一方の転送用トランジスタ
１３の一方のソース・トレイン領域３１ｂに接続されビ
ット線２２とのコンタクト２２ａを共有して隣接してい
る２つの前記メモリセルのうちの一方のメモリセルのワ
ード線３４上へ延在している第１の配線層３３と、前記
一対の転送用トランジスタ１２．１３のうちの他方の転
送用トランジスタ１２に対応しており前記２つのメモリ
セルのうちの他方のメモリセルの前記ワード線２３上に
位置している第２の配線層３２とが第２層目の導電層に
よって形成されており、前記他方の転送用トランジスタ
１２の一方のソース・ドレイン領域３１ａと前記第２の
配線層３２とを接続している第３の配線層３５が第３層
目の導電層によって形成されており、前記一対の転送用
トランジスタ１３．１２に接続されている一対の前記ビ
ット線２２．２１が前記ワード線３４．２３上で前記第
１及び第３の配線層３２．３５に夫々接続されている。

［作用］ 本発明による半導体メモリ装置では、一対の転送用トラ
ンジスタ１３．１２と一対のビット線２２．２１とをワ
ード線３４．２３上で接続するだめの第１及び第３の配
線層３３．３５が半導体基体上の夫々第２層目及び第３
層目という異なる層の導電層によって形成されているの
で、これら第１及び第３の配線層３３．３５同士を平面
的に近接させることができる。

ここで、第３層目の導電層はフリップフロップ１１の負
荷素子である抵抗素子１６．１７を形成している導電層
であるのでその膜厚は薄いが、ワード線２３上では第３
の配線層３５の下層に第２の配線層３２が存在している
ので、第３の配線層３５とビット線２１とは良好に接続
される。

しかも、第２の配線Ｎ３２は第１の配線層３３が延在し
ているワード線３４とは異なるワード線２３上に位置し
ているので、第１及び第２の配線層３３．３５が共に第
２層目の配線層によって形成されていても、これら第１
及び第２の配線層３３．３２同士の間には十分な間隔を
確保することができる。

〔実施例］ 以下、本発明の第１〜第３実施例を、第１図〜第４図を
参照しながら説明する。

第１図が、第１実施例を示している。この第１実施例は
、配線層３２が略ワード線２３上にのみ存在しており、
第３層目の多結晶Ｓｉ膜によって形成されている配線層
３５が不純物領域３Ｉａ上からワード線２３上へ延在し
ており、この配線層３５が長方形のコンタクト孔３５ａ
を介して配線層３２及び不純物頭載３１ａに接続されて
おり、ビット線２１はコンタクト孔２１ａを介して配線
層３５に接続されていることを除いて、第５図に示した
ー従来例と実質的に同様の構成を有している。

なお、上述の様に電源線２５等の低抵抗化のために第３
層目の多結晶Ｓｉ膜に不純物をイオン注入しているので
、その際に配線層３５へも不純物をイオン注入する。従
って、この第１実施例は、−従来例よりも製造工程が増
加することはない。

ところで、第３層目の多結晶Ｓｉ膜で抵抗素子１６．１
７を形成しており、これらの抵抗素子１６．１７の高抵
抗化を図るために、第３層目の多結晶Ｓｉ膜は通常は非
常に薄い。従って、配Ｍ層３５にのみビット線２１を直
接に接続させることは難しい。

これは、コンタクト孔２１ａを開孔する際のオーバエツ
チング時に、薄い第３層目の多結晶Ｓｉ膜もエツチング
されて無くなる場合があるからである。

また、第３層目の多結晶Ｓｉ膜を薄く残すことができた
としても、ヒント線２１．２２を形成するためのＡｆｆ
膜をその後に付着させると、加熱されたｉ膜に多結晶Ｓ
ｉが吸収されるので２．何れにしても良好な接続を実現
することが難しい。

しかしこの第１実施例では、ピント線２１を接続すべき
ワード線２３上では配線層３５の下層に配線層３２が存
在しており、積層構造の配線層３５．３２にビン］・線
２１を接続させているので、この接続を良好に行うこと
ができる。

一方、上述の様に第３層目の多結晶Ｓｉ膜へ不純物をイ
オン注入しているが、上述の様に第３層目の多結晶Ｓｉ
膜は非常に薄い。このため、第３層目の多結晶Ｓｉ膜へ
直接にイオン注入する場合は、注入エネルギを低くする
必要がある。

しかし、注入エネルギを低くすると、イオン注入に長時
間を要し、不純物の投影飛程のばらつきが大きくなって
不純物を安定的に注入することもできない。

そこで、この第１実施例の製造に際しては、第３層目の
多結晶Ｓｊ腹膜上厚さ数百人のＳｉＯ□膜をＣＶＤによ
って堆積させ、このＳｉＯ□膜を通してイオン注入を行
っている。

従って、注入エネルギを高くすることができ、イオン注
入を短時間で行うことができると共に、不純物の投影飛
程のばらつきが小さくなって不純物を安定的に注入する
ことができる。

なお、堆積させた５ｉＯｚ膜は、そのまま層間絶縁膜と
して利用している。また、この様なイオン注入の方法は
、積層ＣＭＯ３型ＳＲＡＭの負荷用トランジスタになっ
ている薄膜トランジスタへ不純物を注入する場合にも適
用することができる。

ところで、メモリセルの記憶保持能力を維持するために
、転送用トランジスタ１２．１３のゲート幅は、駆動用
トランジスタ１４．１５のゲート幅よりも狭い。このた
め、転送用トランジスタ１４．１５では狭チャネル効果
が生じ易い。

そこで、この第１実施例の製造に際しては、チャネルス
トンバ形成用のイオン注入を行うときに、転送用トラン
ジスタ１２．１３のゲート８５域になる部分及びその近
傍部分を覆うがこれらの部分同士の間の部分は覆わない
マスクを使用している。

このため、転送用トランジスタ１２．１３の狭チャネル
効果が抑制されると共に、転送用トランジスタ１２．１
３同士の間の部分における寄生ＭＯＳトランジスタの闇
値電圧が高い。

第２図は、第２実施例を示している。この第２実施例で
は、接地線２４及びビア）線２１．２２が夫々第１層目
及び第２層目の多結晶Ｓｉ膜によって形成されている。

但し、ビット線２１．２２のシート抵抗を低減させるた
めに、第２層目の多結晶Ｓｉ膜の代りに、ポリサイド膜
や高融点金属膜を用いる方が望ましい。

またビット線２１．２２は、コンタクト孔２１ａ、２２
ａを介して不純物領域３１ａ、３１ｂに直接に接続され
ると共に、コンタクト孔１６ａ、１７ａを迂回して延在
している。

第３層目の多結晶Ｓｉ膜よりも上層の！膜（図示せず）
は、ビット線２１．２２かワード線２３．２４の上方に
延在する分路として用いることができる。更に、ワード
線２３．２４の分路乙こ平行に延在させて、接地線２４
や電源線２５の分路として用いることもできる。

以上の点を除いて、この第２実施例は、第１図に示した
第１実施例と実質的に同様の構成を有している。従って
この第２実施例では、一応の完成後にバンシヘーション
膜等を通して抵抗素子１６．１７へ不純物をイオン注入
することによって、これらの抵抗素子１６．１７の抵抗
値を調整することができる。

ところで、抵抗素子１６．１７上には、５ｉｎ２等から
成る厚さ２０００人程度０層間絶縁膜と、ＢＰＳＧ等か
ら成る厚さ３０００人程度０りフロー膜と、ＰＳＧ等か
ら成る厚さ７０００人程度０上述のバンシヘーション膜
とが形成されている。

このため、抵抗素子１６．１７の抵抗値を調整するだめ
のイオン注入は、これらの膜を貫通させるために、高エ
ネルギで行う必要がある。ところが、高エネルギでイオ
ン注入を行うと、投影飛程の分布範囲も広くなる。

従って、抵抗素子１６．１７とＳｉ基体との間の距離が
短いと、ｓｉ基体にも不純物がイオン注入される場合が
ある。すると、トランジスタ１２〜１５の闇値電圧が変
化したり、リーク電流が増加したりして、半導体メモリ
装置の特性不良が生しる。

しかしこの第２実施例では、抵抗素子１６．１７が第３
層目の多結晶Ｓｉ膜によって形成されている。このため
、第１層目の多結晶Ｓｉ膜によって形成されているゲー
ト電極２７．２６との間には、厚さ２０００人程度０つ
で合計の長さ４０００人程度０ＳｉＯ□等から成る２層
の層間絶縁膜が存在している。

従って、抵抗素子１６．１７が第２層目の多結晶Ｓｉ膜
によって形成されている場合に比べて、この第２実施例
では、抵抗素子１６．１７の抵抗値を調整するための不
純物がＳｉ基体中へイオン注入されにくい。

一方、抵抗素子１６．１７上の上述の膜の厚さの制御性
が悪いと、投影飛程が抵抗素子１６．１７の位置からず
れ、結果的に抵抗値の調整が不十分になる。

この様な場合は、基準の投影飛程とこの基準の投影飛程
に対して例えは±５００人の偏差を有する合計３種類の
イオン注入によって、３段階の深さにイオン注入を行う
。

なお、この第２実施例は３層の多結晶Ｓｉ膜を用いてい
るが、最上層の多結晶Ｓｉ膜によって抵抗素子１６．１
７等が形成されていればよく、例えば接地線を独立の層
の多結晶Ｓｉ膜で形成して４層構造としてもよい。

第３図は、第３実施例を示している。この第３実施例は
、上述の第１及び第２実施例の様に複数層の多結晶Ｓｉ
膜を用いている場合において、これら複数層の多結晶Ｓ
ｉ膜同士を同一位置で接続させる技術に関するものであ
る。

この様な場合、従来は、−層の多結晶Ｓｉ膜上に層間絶
縁膜を形成するたびに多結晶Ｓｉ膜に達するコンタクト
孔を層間絶縁膜に形成し、この状態でその上層の多結晶
Ｓｉ膜を堆積させることを繰り返して、複数層の多結晶
Ｓ１膜同士を接続していた。

しかしこの方法では、コンタクト孔の開孔回数が多い。

また、下層のコンタクト孔が既に形成されている位置に
上層のコンタクト孔を開孔するためのレジストマスクを
バターニングすることが困難である。しかも、コンタク
ト孔内に堆積した層間絶縁膜が、コンタクト孔の開孔後
もコンタクト孔内の側壁として残り易い。

このため、上述の様な従来の方法では、複数層の多結晶
Ｓｉ膜同士を同一位置で良好に接続させることができな
かった。

そこでこの第３実施例では、第３Ａ図に示す様に、コン
タクト孔を開孔することなく、多結晶Ｓｉ膜３６と層間
絶縁膜３７とを順次に積層させる。

そして、最上層の多結晶Ｓｉ膜の直下の眉間絶縁膜３７
の堆積後に、コンタクト孔を開孔するためのレジストマ
スク３８をバターニングする。

次に、第３Ｂ図に示す様に、レジストマスク３８を用い
て、最下層の多結晶Ｓｉ膜３６に達するコンタクト孔３
９を一回で開孔する。そしてその後、レジストマスク３
８を除去する。

次に、第３Ｃ図に示す様に、ライトエツチングによって
層間絶縁膜３７を後退させて多結晶Ｓｉ膜３６の庇を形
成し、更に、第３Ｄ図に示す様に、最上層の多結晶Ｓｉ
膜３６を堆積させる。

第３Ｃ図の工程で多結晶Ｓｉ膜３６の庇を形成したのは
、最上層の多結晶Ｓｉ膜３６とそれ以外の多結晶Ｓｉ膜
３６との接触面積を増大させるためである。

以上の様な第３実施例では、コンタクト孔３９の開孔回
数が１回でよい。また、平坦な眉間絶縁膜３７上でレジ
ストマスク３８をパターニングすることができるので、
このパターニングが容易である。しかも、眉間絶縁膜３
７がコンタクト孔３９内の側壁として残ることもない。

従って、多結晶Ｓｉ膜３６同士を良好に接続させること
ができる。

〔発明の効果］ 本発明による半導体メモリ装置では、一対の転送用トラ
ンジスタと一対のビット線とをワード線上で接続するだ
めの配線層同士を平面的に近接させることができるので
、高集積度を実現することができる。

【図面の簡単な説明】

第１図及び第２図は本発明の夫々第１及び第２実施例の
平面図、第３図は第３実施例を順次に示す側断面図、第
４回は本発明を適用し得る抵抗負荷型ＭＯ３−３ＲＡＭ
の等価回路図である。 第５図は本発明の一従来例の平面図である。 なお図面に用いた符号において、 １２．１３−　−　転送用トランジスタ２１．２２−−
−−一ビツト線 ２２ａ−−−一ヘーコンタクト孔 ２３−−・−−−−−−−−−ワード線３１ａ、３１ｂ
−−−−不純物領域 ３２．３３−−−−−ｍ−配線層 ３４−−−−−−−−−−ワード線 ３５−−−−・−＝−配線層 である。 第１図 メモリセル 第４図

Claims (1)

1. 【特許請求の範囲】 抵抗素子を負荷素子とし接地線が接続されているフリッ
   プフロップとワード線及びビット線が接続されている一
   対の転送用トランジスタとでメモリセルが構成されてお
   り、前記ワード線、前記接地線及び前記抵抗素子が半導
   体基体上の夫々第１層目、第２層目及び第３層目の導電
   層によって形成されている半導体メモリ装置において、 前記一対の転送用トランジスタのうちの一方の転送用ト
   ランジスタの一方のソース・ドレイン領域に接続され前
   記ビット線とのコンタクトを共有して隣接している２つ
   の前記メモリセルのうちの一方のメモリセルの前記ワー
   ド線上へ延在している第１の配線層と、前記一対の転送
   用トランジスタのうちの他方の転送用トランジスタに対
   応しており前記２つのメモリセルのうちの他方のメモリ
   セルの前記ワード線上に位置している第２の配線層とが
   前記第２層目の導電層によって形成されており、 前記他方の転送用トランジスタの一方のソース・ドレイ
   ン領域と前記第２の配線層とを接続している第３の配線
   層が前記第３層目の導電層によって形成されており、 前記一対の転送用トランジスタに接続されている一対の
   前記ビット線が前記ワード線上で前記第１及び第３の配
   線層に夫々接続されている半導体メモリ装置。