JPH0491529A - 受信データビット欠け補正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、コードレス電話機において使用する受信データ
ビット欠け補正方式に関し、 子機が送信動作から受信動作への切り替えが遅れても、
データの受信率が劣化しない様にすることを目的とし、 変復調部とシフトレジスト手段と必要な部分の動作を制
御する制御手段とを有し、該変復調部は該制御手段から
のフレーム同期検出開始信号が印加された時、入力する
アナログ信号をディジタル信号に変換してフレーム同期
信号を検出した後、受信データを取り出して、順次シフ
トレジスト手段に送出し、該制御手段はフレーム同期検
出を確認した時、該シフトレジスト手段に該受信データ
を取り込ませるが、該シフトレジスト手段は取り込んだ
受信データを定められたビットずつ制御手段に送出し、
該制御手段は所定フレーム分のデータが入力した時、人
力データ中に含まれるｎビットの符号が自局識別符号と
一致する時は入力データを取り込むデータ送受信回路に
おいて、該制御手段に再チェック機能を設け、入力デー
タ中に含まれるｎビア）の符号が該自局識別符号と一致
しない時、該制御手段は、入力データをｎｔ　ビットだ
けシフトさせ、ビットの符号が自局識別符号のうち、対
応する（ｎ　　ｎｔ）ビットの符号と一致する時、自局
宛データとして取り込む様に構成する。

〔産業上の利用分野〕

本発明は、例えば、コードレス電話において使用する受
信データビット欠け補正方式に関するものである。

コードレス電話は一般加入者電話網に接続された親機と
無線回線で親機に接続される子機とから構成され、親機
、子機は共に無線機と制御部を有し、内部の制御部では
発呼２着呼に必要な送信データの生成や無線機を介して
得られた受信データの解析などを行っている。

ここで、コードレス電話として送受信は全二重制御部は
半二重の機能しかない様な場合がある。

この様な機能を持つコードレス電話の子機が親機にデー
タを送信している時、親機から応答信号が返送されると
、子機はこれを受は取らなければならないので制御部を
送信動作から受信動作に切り替える。

この時、制御部の送受信動作の切り替えが遅いとデータ
の先頭部分が制御部で取り込めずデータ欠落してデータ
の受信率が低下する可能性がある。

なお、無線機は全二重だから全てのデータを受信して欠
落はない。

そこで、子機が送信動作から受信動作への切り替えが遅
れても、データの受信率が低下しない様にすることが必
要である。

〔従来の技術〕

第５図は従来例のブロック図、第６図は第５図中の制御
部の動作説明図で、第６図（ａ）は受信動作の場合、第
６図［有］）は送信動作の場合、第７図は第５図のタイ
ムチャートで、第７図（ａ）は取り込んだ受信データに
欠落がない場合、第７図（ｂｌは取り込んだ受信データ
に欠落がある場合である。

なお、第７図の左側の符号は第５図中の同じ符号の部分
の波形を示す。

以下、第６図、第７図を参照して第５図の動作を説明す
る。

（１）受信動作の場合（第６図（ａ）、第７図（ａ）参
照）先ず、制御部（以下、　ＣＰＵと省略する）■は変
復調部２に対してフレーム同期検出開始信号を送出する
（第６図（ａ）−■参照）。

そこで、変復調部の中の復調部分は図示しない無線部か
らのアナログ信号を用いて受信クロックを再生すると共
に、この受信クロンクを用いて上記のアナログ信号をデ
ィジタル信号に変換してフレーム同期信号（例えば、１
１１０１１００１０１０００００と１６ビットで構成さ
れている）の検出を行う（第６図■、第７図−■〜■参
照）。

ここで、変復調部がフレーム同期信号を検出した時に送
出するフレーム同期検出信号は第７図（ａ）−■に示す
様に、フレーム同期パターンが検出されるまではＬレベ
ルにある。

そこで、クロック制御部３Ｉの中のＮＡＮＤゲート３１
２はフレーム同期検出信号がＨレベルになるまでＨレベ
ルを出力する。

また、送信動作と受信動作の切り替えを行う送信オン／
オフ信号は受信時は第７図（ａ）−■に示す様にＬレベ
ルにあるので、ＮＡＮＤゲート３１１はＨレベルを出力
している。

さて、変復調部がフレーム同期パターンを検出するとフ
レーム同期検出信号がＨレベルになるので、ＮＡＮＤゲ
ート３１２は受信クロックを反転出力しするが、再びＮ
ＡＮＤゲート３１３で反転されてシフトレジスタ３２の
クロック入力端子に加えられる（第６図−■、第７図（
ａ）−■参照）。

そこで、クロックの立下りに同期して変復調部２からの
直列形式の受信データがシフトレジスタ３２に取り込ま
れるが、このレジスタは、例えば４ビット揃った時点で
フル（ＦＵＬＬ）割り込みをＣＰＵ　１に出力して、Ｃ
ＰＵに対してデータの読み出しの要求をする（第６図−
■、■、第７図（ａ）−■参照）ＣＰ［Ｉはデータバス
を介して４ビツトの並列データを受信データとして内部
のＲＡＭに取り込むが、この動作を１フレーム完了する
まで行う（第６図−■参照）。

受信が完了したら、ＣＰＩＪはそのデータが自局宛であ
るか否かをＩＤＲＯＭ４に格納している自局識別符号（
１０番号）と比較する。ＩＤ番号が一致すれば内部のＲ
ＡＭ　１２に取り込まれる。その後、受信データの内容
をチェックし、これに対応する処理を行う（第６図−■
、■参照）。

しかし、１０番号が一致しなければ受信データは破棄し
、再びフレーム同期検出に戻る。

なお、ＲＯＭ　１１には第６図に示す動作をｃｐｕに行
わせるプログラムが入っている。

ここで、第８図はデータのフレームフォーマ・ント例で
あるが、図に示す様に１フレームのデータは、例えば１
６ビツトのフレーム同期パターン、１２ビツトの１０デ
ータおよびデータで構成されているが、ＲＡＭに取り込
まれるのはデータ部分のみである。

（２）送信動作の場合（第６図（ｂ）参照）ＣＰＵ　１
はフレーム同期検出開始信号を停止し、送信オン／オフ
信号をＨレベルにする（第６図■参照）。

そこで、フレーム同期検出信号がＬレベルになるので（
リセットされる）　、ＮＡＮＤゲート３１２はＨレベル
を出力し、ＮＡＮＤゲート３１１は変復調器からの送信
クロックを反転出力するが、ＮＡＮＤゲート３１３で再
び反転されてシフトレジスタ３２に加えられる。

一方、ＲＡＭ　１２に格納されている送信データはＣＰ
Ｕによりデータバスを介して４ビツトずつ並列にシフト
レジスタ３２に取り込まれるが、直列送信データとして
、順次、変復調部内の変調部分でＭＳＫ（Ｍｉｎｉｍａ
ｍ　５ｈｉｆｔ　Ｋｅｙｉｎｇ）変調されて図示しない
無線部に出力される。

尚、シフトレジスタ３２は４ビツト毎に空（Ｅｎ＋ｐｔ
ｙ）割り込みをＣＰＵに送出して、次の送信データの書
き込みを要求する（第６図−〇〜＠参照）。

〔発明が解決しようとする課題］ 従来、子機は回線制御用ＣＰＵとマンマシンインタフェ
ース制御用ＣＰＵの２つのＣＰＵで制御をおこなってい
た。この為、ＣＰＵは定期的にフレーム同期検出したか
否かをチェックする処理（ポーリング）などのリアルタ
イム処理が可能であった。

しかし、近年は装置の小型化、低廉化の為に回路規模を
大幅に削減し、ハードウェアで行っていた機能をソフト
ウェアで実現する傾向にある。

そこで、上記の傾向に対応してＣＰ［Ｉを１個に削減し
たが、これにより、ＣＰ［Ｉの負荷が重くなり、特にデ
ータ送信中に受信を行う様な場合にはフレーム同期検出
のチェック間隔が長くなってリアルタイム処理が困難に
なっている。

即ち、第７図［有］）−■の立上り点がフレーム同期検
出の時点であるが、ｃｐｕは同期検出を見に行けず、遅
れて第７図−〇の立下り点で同期検出を認識して送信状
態から受信状態に切り替えている。

この為、シフトレジスタは第７図（ｂ）−■のクロック
ａでは受信状態に切り替わっていないので受信データを
取り込めず、クロックｂで受信データを取り込む。これ
により、フレーム同期信号直後のビットが受信できない
。

この部分は第８図に示す様に■Ｄデータの領域であるの
で自局ＩＯと一致せず、この受信データは破棄される。

これにより、データ受信率が低下すると云う問題がある
。

本発明は子機が送信動作から受信動作への切り替えが遅
れても、データの受信率が劣化しない欅にすることを目
的とする。

〔課題を解決する為の手段〕

第１図と本発明の原理ブロック図を示す。

図中、２は変復調部分で、３はシフトレジスト手段であ
り、５は必要な部分の動作を制御する制御手段である。

また、５１は再チェック機能である。

そして、変復調部分は該制御手段からのフレーム同期検
出開始信号が印加された時、入力するアナログ信号をデ
ィジタル信号に変換してフレーム同期信号を検出した後
、受信データを取り出して。

順次シフトレジスト手段に送出する。

そこで、該制御手段はフレーム同期検出を確認した時、
該シフトレジスト手段に該受信データを取り込ませるが
、該シフトレジスト手段は取り込んだ受信データを定め
られたビットずつ制御手段に送出する。

該制御手段は所定フレーム分のデータが入力した時、入
力データ中に含まれるｎビットの符号が自局識別符号と
一致する時に入力データを取り込む。

しかし、一致しない時は入力データをｎ１ビツトだけシ
フトさせ、（ｎ−ｎ、）ビットの符号が自局識別符号の
うち、対応する（ｎ−ｎ＋）ビットの符号と一致する時
、自局宛データとして取り込む。

〔作用］ 該制御手段はシフトレジスタ手段を介して所定フレーム
分のデータが入力した時、入力データ中に含まれるｎビ
ットの符号が自局識別符号と一致するか否かをチェック
し、一致すればビット欠けのない正常なデータを取り込
んだとして、次の処理に移行する。

しかし、一致しない時、本発明は送信状態から受信状態
への切り替えが遅れてビット欠けが生じたとして入力デ
ータをｎ、ビット、例えば１ビツトだけ下位ビット側に
シフトさせ、（ｎ−１）ビア）の符号が自局識別符号の
うち、対応する（ｎ１）ビットの符号と一致するか否か
を再度チェックする。

この時、一致すれば、取り込んだデータは正常として次
の処理に移行する。

即ち、受信データ列を１ビツト下位ビット側にシフトさ
せることにより、上記切り替えの遅延による先頭ビット
の欠落を相殺して正常なデータを取り込む様にしたので
、子機が送信動作から受信動作への切り替えが遅れても
、データの受信率が劣化しない。

〔実施例］ 第２図は本発明の実施例のブロンク図、第３図は第２図
中の制御部の動作説明図、第４図は第２図中のＲＡＭ内
のデータ格納状態図を示す。

ここで、再チェック用プログラム格納ＲＯＭ　５１は再
チェック機能５１の構成部分である。なお、全図を通じ
て同一符号は同一対象物を示す。以下、ｎ＝１２．　１
１　＝１として第３図、第４図を参照して第２図の動作
を説明する。

先ず、制御部（以下、　ｃｐｕと省略する）５は変復調
部２に対してフレーム同期検出開始信号を送出する（第
３図−■参照）。

そこで、変復調部の中の復調部分は図示しない無線部か
らのアナログ信号を用いて受信クロックを再生すると共
に、この受信クロックを用いて上記のアナログ信号をデ
ィジタル信号に変換してフレーム同期信号の検出を行う
が、この信号を検出するとフレーム同期検出信号をｃｐ
ｕ　ｓに送出する（第６図−■参照）。

これにより、ＣＰｕは送信オフ信号をシフトレジスタ３
２に送出するので、このレジスタは受信動作状態になる
。

また、上記と同様に、変復調部からの受信クロッフカク
ロック制御部３１を介してシフトレジスタ３２ツクロツ
ク入力端子に加えられるので、クロックの立下りに同期
して変復調部２からの直列形式の受信データがシフトレ
ジスタ３２に順次、取り込まれる。

シフトレジスタ３２は受信データが、例えば４ビット揃
った時点でフル（ＦＵＬＬ）割り込みをＣＰＵ１に出力
して、ＣＰＵに対してデータの読み出しの要求をする（
第３図−■参照）。

ＣＰＵはデータバスを介して４ビツトの並列データを受
信データとして内部のＲＡＭに取り込むが、この動作を
１フレーム完了するまで行う（第３図■、■参照）。

ＣＰＵは１フレ一ム分の受信データを取り込んだ時、こ
のデータが自局宛であるか否かを自局識別符号（１０番
号）と比較する。ＩＤ番号が一致すれば内部のＲＡＭ　
１２に取り込み、受信データの内容をチェックし、これ
に対応する処理を行う（第３図■、■参照）。

しかし、１０番号が一致しなければ、送信状態から受信
状態への切り換えが遅れて先頭ビットが欠落し、第４図
の左側に示す様に第２ビア）からＲＡＭ　１２に格納さ
れていると判断する。

そこで、ＣＰ［Ｉは第４図の右側に示す様に、受信デー
タ列を１ビツト下位ビット側にシフトし、最上位にはダ
ミービットを挿入し、自局識別符号との比較は２ビツト
から１２ビツトに対して行う。

この比較で一致すれば上記の判断が正しいことになり、
受信データをＲＡＭ　１２に取り込む。

しかし、これでも不一致の時は自局宛ではないとして破
棄し、再びフレーム同期検出を行う（第３図−■、■参
照）。

即ち、子機が送信動作から受信動作への切り替えが遅れ
ても、データの受信率が劣化しない。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、子機が送信動
作から受信動作への切り替えが遅れても、データの受信
率が劣化しない様にできると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
中の制御部の動作説明図、第４図は第２図中のＲＡＭ内
のデータ格納状態図、第５図は従来例のブロック図、 第６図は第５図中の制御部の動作説明図、第７図は第５
図のタイムチャート、 第８図はデータのフレームフォーマット例を示す。 図において、 ２は変復調部、 ３はシフトレジスト手段、 ５は制御手段、 ５１は再チェック機能を示す。 本発明の原理ブロック図 先　１　図 データのフレーへフォーマット例 纂　８　図 受信動作 ス信動作 従来例のブロック図 第 図 第５国中の制御部の動作説明図 Ｏ ■Ｏ ■ ■ ■ ■ Ｏ■ ■

Claims (1)

1. 【特許請求の範囲】 変復調部（２）とシフトレジスト手段（３）と必要な部
   分の動作を制御する制御手段（５）とを有し、該変復調
   部は該制御手段からのフレーム同期検出開始信号が印加
   された時、入力するアナログ信号をディジタル信号に変
   換してフレーム同期信号を検出した後、受信データを取
   り出して、順次シフトレジスト手段に送出し、 該制御手段はフレーム同期検出を確認した時、該シフト
   レジスト手段に該受信データを取り込ませるが、 該シフトレジスト手段は取り込んだ受信データを定めら
   れたビットずつ制御手段に送出し、 該制御手段は所定フレーム分のデータが入力した時、入
   力データ中に含まれるｎビットの符号（ｎは正の整数）
   が自局識別符号と一致する時に入力データを取り込むデ
   ータ送受信回路において、該制御手段に再チェック機能
   （５１）を設け、入力データ中に含まれるｎビットの符
   号が該自局識別符号と一致しない時、 該制御手段は、入力データをｎ＿１ビット（ｎ＿１は正
   の整数で、ｎ＞ｎ＿１）だけシフトさせ、（ｎ−ｎ＿１
   ）ビットの符号が自局識別符号のうち、対応する（ｎ−
   ｎ＿１）ビットの符号と一致する時、自局宛データとし
   て取り込む様にしたことを特徴とする受信データビット
   欠け補正方式。