JP2785787B2 - シリアルインタフェース回路 - Google Patents
シリアルインタフェース回路Info
- Publication number
- JP2785787B2 JP2785787B2 JP8005903A JP590396A JP2785787B2 JP 2785787 B2 JP2785787 B2 JP 2785787B2 JP 8005903 A JP8005903 A JP 8005903A JP 590396 A JP590396 A JP 590396A JP 2785787 B2 JP2785787 B2 JP 2785787B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- serial
- interface circuit
- frame
- serial interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Description
【0001】
【発明の属する技術分野】本発明はシリアルインタフェ
ース回路に関し、特に欧州デジタルセルラ−システムの
GISで用いるSIM(加入者識別モジュール)とのイ
ンタフェース用のシリアルインタフェース回路に関す
る。
ース回路に関し、特に欧州デジタルセルラ−システムの
GISで用いるSIM(加入者識別モジュール)とのイ
ンタフェース用のシリアルインタフェース回路に関す
る。
【0002】
【従来の技術】SIM(Subscriber Ide
ntity Module:加入者識別モジュール)
は、欧州の次世代の携帯電話システムであるデジタルセ
ルラ−システムとして知られるGIS(Global
System for Mobil communic
ation)に採用されたスマートカードの一種であ
る。欧州電気通信標準化機構(ETSI)が1993年
に発行した勧告GSM11.11号及び勧告GSM0
2.17号に記載されているように、SIMは移動端末
がネットワークにアクセスする場合の個人識別番号(P
IN)の管理、通話の機密保持のための暗号キーの記
憶,短縮ダイヤル番号の蓄積,通話料金情報の記憶等の
機能を有し、移動端末の通信する上で必要不可欠なもの
である。また、上記SIMで加入者に関する情報が全て
カバーできるため、SIMによる任意の端末の個人化等
が可能となる。
ntity Module:加入者識別モジュール)
は、欧州の次世代の携帯電話システムであるデジタルセ
ルラ−システムとして知られるGIS(Global
System for Mobil communic
ation)に採用されたスマートカードの一種であ
る。欧州電気通信標準化機構(ETSI)が1993年
に発行した勧告GSM11.11号及び勧告GSM0
2.17号に記載されているように、SIMは移動端末
がネットワークにアクセスする場合の個人識別番号(P
IN)の管理、通話の機密保持のための暗号キーの記
憶,短縮ダイヤル番号の蓄積,通話料金情報の記憶等の
機能を有し、移動端末の通信する上で必要不可欠なもの
である。また、上記SIMで加入者に関する情報が全て
カバーできるため、SIMによる任意の端末の個人化等
が可能となる。
【0003】SIMとのインタフェース用の従来のシリ
アルインタフェース回路をブロックで示す図6を参照す
ると、この図にはSIM1と、従来のシリアルインタフ
ェース回路200と、インタフエース対象のCPU30
0と、シリアルインタフェース回路200とCPU30
0とを接続するデータバス30とを示す。従来のシリア
ルインタフェース回路200は、SIM1とデータの送
受信を1線シリアルで行い、SIMインタフェース回路
200とCPU300はデータバス30を介してデータ
の転送を行う。CPU300はSIM1とのデータ送受
信制御の他、移動端末のレイヤ1,レイヤ2及びレイヤ
3の制御を行う。SIMインタフェース回路200は、
SIM1からシリアル受信データSRを受信しCPU3
00にシリアルパラレル変換した受信データを転送する
受信部500と、CPU300からの送信データ等をS
IM1にシリアルデータとして送信する送信部4とを備
える。
アルインタフェース回路をブロックで示す図6を参照す
ると、この図にはSIM1と、従来のシリアルインタフ
ェース回路200と、インタフエース対象のCPU30
0と、シリアルインタフェース回路200とCPU30
0とを接続するデータバス30とを示す。従来のシリア
ルインタフェース回路200は、SIM1とデータの送
受信を1線シリアルで行い、SIMインタフェース回路
200とCPU300はデータバス30を介してデータ
の転送を行う。CPU300はSIM1とのデータ送受
信制御の他、移動端末のレイヤ1,レイヤ2及びレイヤ
3の制御を行う。SIMインタフェース回路200は、
SIM1からシリアル受信データSRを受信しCPU3
00にシリアルパラレル変換した受信データを転送する
受信部500と、CPU300からの送信データ等をS
IM1にシリアルデータとして送信する送信部4とを備
える。
【0004】受信部500は、139.8kHzのクロ
ック信号CK及び8736Hzのクロック信号CLを生
成するクロック生成部9と、スタートビットを検出しシ
フトカウントイネーブル信号CEを出力するするスター
トビット検出部6と、SIM1からのシリアル受信デー
タSRを8ビットパラレルの受信データPRに変換する
シリアルパラレル変換部7と、シリアル受信データSR
のパリティをチェックするパリティチェック部8と、信
号CEの供給に応答して1フレームのデータの制御を行
うシフトカウンタ部100と、フレーム数をカウントし
フレームカウント値NFを出力して複数フレームのデー
タ格納制御を行うフレームカウンタ部101と、受信デ
ータPRを格納する受信バッファ部103と、CPU3
00から設定された受信回数設定値NRを格納する受信
回数設定レジスタ106と、フレームカウント値NFと
受信回数設定値NRを比べる比較部105と、CPU3
00に対して割込信号ISを出力する割込信号発生部1
04とを備える。
ック信号CK及び8736Hzのクロック信号CLを生
成するクロック生成部9と、スタートビットを検出しシ
フトカウントイネーブル信号CEを出力するするスター
トビット検出部6と、SIM1からのシリアル受信デー
タSRを8ビットパラレルの受信データPRに変換する
シリアルパラレル変換部7と、シリアル受信データSR
のパリティをチェックするパリティチェック部8と、信
号CEの供給に応答して1フレームのデータの制御を行
うシフトカウンタ部100と、フレーム数をカウントし
フレームカウント値NFを出力して複数フレームのデー
タ格納制御を行うフレームカウンタ部101と、受信デ
ータPRを格納する受信バッファ部103と、CPU3
00から設定された受信回数設定値NRを格納する受信
回数設定レジスタ106と、フレームカウント値NFと
受信回数設定値NRを比べる比較部105と、CPU3
00に対して割込信号ISを出力する割込信号発生部1
04とを備える。
【0005】次に、図6,1フレームのシリアルデータ
フォーマットを示す図7,従来のシリアルインタフェー
ス回路の動作をタイムチャートで示す図8,SIM1か
ら送信される1メッセージフォーマットを示す図9を参
照して、従来のシリアルインタフェース回路の動作につ
いて説明すると、GSMのSIMインタフェースはIS
O7816に準拠しており、1フレームのデータフォー
マットは図示のように、スタートビット1ビット,情報
ビット8ビット,パリティビット1ビット,ストップビ
ット2ビットの計12ビットから構成される。
フォーマットを示す図7,従来のシリアルインタフェー
ス回路の動作をタイムチャートで示す図8,SIM1か
ら送信される1メッセージフォーマットを示す図9を参
照して、従来のシリアルインタフェース回路の動作につ
いて説明すると、GSMのSIMインタフェースはIS
O7816に準拠しており、1フレームのデータフォー
マットは図示のように、スタートビット1ビット,情報
ビット8ビット,パリティビット1ビット,ストップビ
ット2ビットの計12ビットから構成される。
【0006】シリアルインタフェース回路200は、受
信時にSIM1からシリアル受信データSRを8736
bpsで供給を受ける。このシリアル受信データSRは
受信部500のスタートビット検出部6,シリアルパラ
レル変換部7,パリティチェック部8にそれぞれ供給さ
れる。スタートビット検出部6はクロック発生部9から
のクロック信号CKの供給に応答してシリアルデータS
Rをサンプリングしてスタートビットを検出し、このス
タートビット検出に対応してシフトカウンタ部100に
シフトカウントイネーブル信号CEを”H”で出力す
る。シフトカウンタ部100は4ビットカウンタで構成
されており、シフトカウントイネーブル信号CEが”
H”になるとカウントアップしていく。
信時にSIM1からシリアル受信データSRを8736
bpsで供給を受ける。このシリアル受信データSRは
受信部500のスタートビット検出部6,シリアルパラ
レル変換部7,パリティチェック部8にそれぞれ供給さ
れる。スタートビット検出部6はクロック発生部9から
のクロック信号CKの供給に応答してシリアルデータS
Rをサンプリングしてスタートビットを検出し、このス
タートビット検出に対応してシフトカウンタ部100に
シフトカウントイネーブル信号CEを”H”で出力す
る。シフトカウンタ部100は4ビットカウンタで構成
されており、シフトカウントイネーブル信号CEが”
H”になるとカウントアップしていく。
【0007】パリティチェック部8は、シリアル受信デ
ータSRの情報ビット8ビット及びパリティビット1ビ
ットのパリティチェックを行い、上記パリティチェック
の結果、エラーが認められた場合、送信部4を通して
1.5ビットのエラー信号をSIM1に送信し再送要求
を行う。上記パリティチェックの結果、エラーが無い場
合、シフトカウンタ値が”10”になるとシフトカウン
ト部100は、フレームカウンタ部101にカウントア
ップ信号CUを出力する。また、シフトカウンタ値が”
11”になると、スタートビット検出部6にスタートビ
ット検出リセット信号BRを出力し、スタートビット検
出部6はこの信号BRの供給に応答してシフトカウンタ
イネーブル信号CEを”L”にする。フレームカウンタ
部101は5ビットカウンタで構成され、カウントアッ
プ信号CUの供給に応答してカウントアップし、フレー
ムカウンタ値NFを受信バッファ部103にアドレスと
して出力する。
ータSRの情報ビット8ビット及びパリティビット1ビ
ットのパリティチェックを行い、上記パリティチェック
の結果、エラーが認められた場合、送信部4を通して
1.5ビットのエラー信号をSIM1に送信し再送要求
を行う。上記パリティチェックの結果、エラーが無い場
合、シフトカウンタ値が”10”になるとシフトカウン
ト部100は、フレームカウンタ部101にカウントア
ップ信号CUを出力する。また、シフトカウンタ値が”
11”になると、スタートビット検出部6にスタートビ
ット検出リセット信号BRを出力し、スタートビット検
出部6はこの信号BRの供給に応答してシフトカウンタ
イネーブル信号CEを”L”にする。フレームカウンタ
部101は5ビットカウンタで構成され、カウントアッ
プ信号CUの供給に応答してカウントアップし、フレー
ムカウンタ値NFを受信バッファ部103にアドレスと
して出力する。
【0008】シリアルパラレル変換部7は、シリアル受
信データSRをクロック信号CLに同期して8ビットパ
ラレルデータに変換し、情報ビット8ビットを受信8ビ
ットデータPRとして受信バッファ部103に出力す
る。受信バッファ部103は32バイトの容量があり、
32フレーム分のデータPRを格納できる。受信バッフ
ァ部103は、1フレームデータの受信において、カウ
ントアップ信号CUによるフレームカウンタ値NFのカ
ウントアップ前に受信8ビットデータPRをフレームカ
ウンタ値NFが示すアドレスに格納する。連続してシリ
アル受信データSRが入力される場合、上記動作を反復
する。
信データSRをクロック信号CLに同期して8ビットパ
ラレルデータに変換し、情報ビット8ビットを受信8ビ
ットデータPRとして受信バッファ部103に出力す
る。受信バッファ部103は32バイトの容量があり、
32フレーム分のデータPRを格納できる。受信バッフ
ァ部103は、1フレームデータの受信において、カウ
ントアップ信号CUによるフレームカウンタ値NFのカ
ウントアップ前に受信8ビットデータPRをフレームカ
ウンタ値NFが示すアドレスに格納する。連続してシリ
アル受信データSRが入力される場合、上記動作を反復
する。
【0009】CPU300は受信動作の開始前にあらか
じめ受信回数設定値NRを受信回数設定レジスタ106
にデータバス30を介して設定しておく。図8に示すよ
うに受信回数設定レジスタ106に”2”を設定してい
る場合、2フレームの受信を行いフレームカウンタ値N
Fの値が”2”になると、比較部105は一致信号を割
込信号発生部104に出力し、この一致信号の供給に応
答して割込信号発生部104はCPU300に割込信号
ISを出力する。CPU300は割込信号ISの供給に
応答してこの割込を受け付け、割込処理に移行すると、
受信バッファ103に格納されている受信データをデー
タバス30を介して読み出す。この例では2バイトのデ
ータを読み出す。
じめ受信回数設定値NRを受信回数設定レジスタ106
にデータバス30を介して設定しておく。図8に示すよ
うに受信回数設定レジスタ106に”2”を設定してい
る場合、2フレームの受信を行いフレームカウンタ値N
Fの値が”2”になると、比較部105は一致信号を割
込信号発生部104に出力し、この一致信号の供給に応
答して割込信号発生部104はCPU300に割込信号
ISを出力する。CPU300は割込信号ISの供給に
応答してこの割込を受け付け、割込処理に移行すると、
受信バッファ103に格納されている受信データをデー
タバス30を介して読み出す。この例では2バイトのデ
ータを読み出す。
【0010】図9を参照すると、SIM1から送信され
る1メッセージは、1バイト目にヘッダ、2バイト目に
以降続く情報バイト数、3バイト目以降に情報データと
を含む数フレームから成る。
る1メッセージは、1バイト目にヘッダ、2バイト目に
以降続く情報バイト数、3バイト目以降に情報データと
を含む数フレームから成る。
【0011】通常CPU300は、まず受信回数設定レ
ジスタ106に設定値NRとして”2”を設定し、2フ
レーム分のデータを受信する。CPU300は受信停止
コマンドをシリアルインタフェース回路200に発行
し、フレームカウント値NFをクリアする。次に、上記
2フレームデータから以降受信すべきフレーム数を読み
とり、受信回数設定レジスタ106に、上記フレーム数
を設定値NRとして設定し、受信起動コマンドをシリア
ルインタフェース回路200に発行し、受信動作を開始
する。
ジスタ106に設定値NRとして”2”を設定し、2フ
レーム分のデータを受信する。CPU300は受信停止
コマンドをシリアルインタフェース回路200に発行
し、フレームカウント値NFをクリアする。次に、上記
2フレームデータから以降受信すべきフレーム数を読み
とり、受信回数設定レジスタ106に、上記フレーム数
を設定値NRとして設定し、受信起動コマンドをシリア
ルインタフェース回路200に発行し、受信動作を開始
する。
【0012】SIM1からのシリアルデータの転送速度
は上述のように8736bpsで、1フレーム分のデー
タの転送所要時間は約1msである。CPU300は、
シリアルインタフェース回路200の制御処理のほかに
デジタルセルラー通信に必須なレイヤ1,2,3の制御
処理に係わっている。そのため、重要なしたがってより
優先順位の高い割込処理の負荷が高い時、シリアルイン
タフェース回路200が割込信号ISを発生してから約
1ms以内にこの割込処理へ移行できない場合が有り得
る。連続してフレームデータを受信する場合、例えば、
1メッセージの2バイト目(情報データバイト数)を受
信してから3バイト目(情報データ)を受信する場合、
あるいは1メッセージを受信してから次のメッセージを
受信する場合、従来のシリアルインタフェース回路20
0では、割込信号ISの発生から規定された約1ms以
内に割込処理に移行できないと、CPU300は次の受
信すべきデータに対する正しい設定ができないため、以
降のシリアルインタフェース回路200の動作を制御で
きなくなり、少なくとも1メッセージ分の正しい受信デ
ータが得られない。また、1バイト受信毎に割込を発生
させても(受信回数設定レジスタを割込処理毎に1加算
する)、約1ms以内に割込処理に移行できないと、C
PUは受信バッファの正しいアドレスにアクセスできな
いため、以降正しい受信データが得られない。
は上述のように8736bpsで、1フレーム分のデー
タの転送所要時間は約1msである。CPU300は、
シリアルインタフェース回路200の制御処理のほかに
デジタルセルラー通信に必須なレイヤ1,2,3の制御
処理に係わっている。そのため、重要なしたがってより
優先順位の高い割込処理の負荷が高い時、シリアルイン
タフェース回路200が割込信号ISを発生してから約
1ms以内にこの割込処理へ移行できない場合が有り得
る。連続してフレームデータを受信する場合、例えば、
1メッセージの2バイト目(情報データバイト数)を受
信してから3バイト目(情報データ)を受信する場合、
あるいは1メッセージを受信してから次のメッセージを
受信する場合、従来のシリアルインタフェース回路20
0では、割込信号ISの発生から規定された約1ms以
内に割込処理に移行できないと、CPU300は次の受
信すべきデータに対する正しい設定ができないため、以
降のシリアルインタフェース回路200の動作を制御で
きなくなり、少なくとも1メッセージ分の正しい受信デ
ータが得られない。また、1バイト受信毎に割込を発生
させても(受信回数設定レジスタを割込処理毎に1加算
する)、約1ms以内に割込処理に移行できないと、C
PUは受信バッファの正しいアドレスにアクセスできな
いため、以降正しい受信データが得られない。
【0013】
【発明が解決しようとする課題】上述した従来のシリア
ルインタフェース回路は、CPUの優先順位の高い割込
処理の負荷が高い時、シリアルインタフェース回路が割
込信号を発生してから規定された約1ms以内にこの割
込処理へ移行できない時間内割込み移行不能が生じ得る
が、この時間内割込み移行不能が連続するフレームデー
タの受信時に発生すると、CPUは次の受信対象データ
対応の正しい設定ができないため、以降のシリアルイン
タフェース回路の動作制御が不可能となり、正しい受信
データが得られなくなるという欠点があった。
ルインタフェース回路は、CPUの優先順位の高い割込
処理の負荷が高い時、シリアルインタフェース回路が割
込信号を発生してから規定された約1ms以内にこの割
込処理へ移行できない時間内割込み移行不能が生じ得る
が、この時間内割込み移行不能が連続するフレームデー
タの受信時に発生すると、CPUは次の受信対象データ
対応の正しい設定ができないため、以降のシリアルイン
タフェース回路の動作制御が不可能となり、正しい受信
データが得られなくなるという欠点があった。
【0014】また、1バイト受信毎に割込を発生させて
も、上記時間内割込み移行不能が生じたときCPUは受
信バッファの正しいアドレスにアクセスできないため、
以降の正しい受信データが得られないという欠点があっ
た。
も、上記時間内割込み移行不能が生じたときCPUは受
信バッファの正しいアドレスにアクセスできないため、
以降の正しい受信データが得られないという欠点があっ
た。
【0015】
【課題を解決するための手段】本発明のシリアルインタ
フェース回路は、予め定めた周波数のクロック信号に同
期して受信したシリアルデータを所定のビット数から成
るフレーム単位でパラレルデータに変換するシリアルパ
ラレル変換手段と、前記パラレル受信データを順次蓄積
する受信バッファと、前記パラレル受信データの数であ
るフレーム数をカウントしフレームカウント値を出力す
るフレームカウンタとを備え、前記シリアルデータを受
信しパラレルデータに変換しデータバスを経由してこの
パラレルデータをCPUに転送するシリアルインタフェ
ース回路において、前記シリアルデータの1フレーム分
の受信毎に前記CPUに対し割込信号を発生する割込信
号発生手段と、前記割込信号発生時の前記フレームカウ
ント値を記憶するフレームカウント値記憶手段とを備え
て構成されている。
フェース回路は、予め定めた周波数のクロック信号に同
期して受信したシリアルデータを所定のビット数から成
るフレーム単位でパラレルデータに変換するシリアルパ
ラレル変換手段と、前記パラレル受信データを順次蓄積
する受信バッファと、前記パラレル受信データの数であ
るフレーム数をカウントしフレームカウント値を出力す
るフレームカウンタとを備え、前記シリアルデータを受
信しパラレルデータに変換しデータバスを経由してこの
パラレルデータをCPUに転送するシリアルインタフェ
ース回路において、前記シリアルデータの1フレーム分
の受信毎に前記CPUに対し割込信号を発生する割込信
号発生手段と、前記割込信号発生時の前記フレームカウ
ント値を記憶するフレームカウント値記憶手段とを備え
て構成されている。
【0016】
【発明の実施の形態】次に、本発明の第1の実施の形態
を図6と共通の構成要素は共通の文字を付して同様にブ
ロックで示す図1を参照すると、この図に示す本実施の
形態のシリアルインタフェース回路2は、従来と共通の
SIM1とデータバス30を介して従来のCPU300
に代り割込信号に応答した受信ナンバ読出/蓄積機能を
含むCPU3とに接続され、従来と共通の送信部4と、
従来の受信部500に代る受信部5とを備える。本実施
の形態の受信部5は、従来と共通のスタートビット検出
部6と、シリアルパラレル変換部7と、パリティチェッ
ク部8と、クロック生成部9とに加えて、シフトカウン
タ部100に代り1フレームのデータの制御を行うとと
もに一定値に達すると割込み要求信号IRを出力するシ
フトカウンタ部10と、5ビットのフレームカウンタ部
101に代りフレーム数をカウントしフレームカウント
値NFを出力して複数フレームのデータ格納制御を行う
3ビットのフレームカウンタ部11と、フレームカウン
ト値NFを格納しCPU3からのリードアクセスに応答
してカウント値NFを受信ナンバとして出力する受信ナ
ンバレジスタ12と、32バイトの受信バッファ部10
3に代り受信データPRを格納する8バイトの受信バッ
ファ部13と、割込信号発生部104に代り1バイト受
信毎に供給される割込要求信号IRに応答してCPU3
に対して割込信号ISを出力する割込信号発生部14と
を備える。
を図6と共通の構成要素は共通の文字を付して同様にブ
ロックで示す図1を参照すると、この図に示す本実施の
形態のシリアルインタフェース回路2は、従来と共通の
SIM1とデータバス30を介して従来のCPU300
に代り割込信号に応答した受信ナンバ読出/蓄積機能を
含むCPU3とに接続され、従来と共通の送信部4と、
従来の受信部500に代る受信部5とを備える。本実施
の形態の受信部5は、従来と共通のスタートビット検出
部6と、シリアルパラレル変換部7と、パリティチェッ
ク部8と、クロック生成部9とに加えて、シフトカウン
タ部100に代り1フレームのデータの制御を行うとと
もに一定値に達すると割込み要求信号IRを出力するシ
フトカウンタ部10と、5ビットのフレームカウンタ部
101に代りフレーム数をカウントしフレームカウント
値NFを出力して複数フレームのデータ格納制御を行う
3ビットのフレームカウンタ部11と、フレームカウン
ト値NFを格納しCPU3からのリードアクセスに応答
してカウント値NFを受信ナンバとして出力する受信ナ
ンバレジスタ12と、32バイトの受信バッファ部10
3に代り受信データPRを格納する8バイトの受信バッ
ファ部13と、割込信号発生部104に代り1バイト受
信毎に供給される割込要求信号IRに応答してCPU3
に対して割込信号ISを出力する割込信号発生部14と
を備える。
【0017】次に、図1,シリアルインタフェース回路
2の動作をタイムチャートで示す図2,SIMインター
フェース回路からの割込に対するCPUの割込処理をフ
ローチャートで示す図3,およびGSMのフレームフオ
ーマットを示す図7を参照して本実施の形態の動作につ
いて説明すると、まず従来と同様に、シリアルインタフ
ェース回路2が受信時にSIM1からシリアル受信デー
タSRを8736bpsで供給を受け、スタートビット
検出部6,シリアルパラレル変換部7,パリティチェッ
ク部8にそれぞれ供給され、スタートビット検出部6は
スタートビットを検出しシフトカウンタ部10に対応の
シフトカウントイネーブル信号CEを”H”で出力す
る。シリアルパラレル変換部7は、パラレル受信データ
PRを出力する。シフトカウンタ部10は4ビットカウ
ンタで構成されており、シフトカウントイネーブル信号
CEが”H”になるとカウントアップしていく。
2の動作をタイムチャートで示す図2,SIMインター
フェース回路からの割込に対するCPUの割込処理をフ
ローチャートで示す図3,およびGSMのフレームフオ
ーマットを示す図7を参照して本実施の形態の動作につ
いて説明すると、まず従来と同様に、シリアルインタフ
ェース回路2が受信時にSIM1からシリアル受信デー
タSRを8736bpsで供給を受け、スタートビット
検出部6,シリアルパラレル変換部7,パリティチェッ
ク部8にそれぞれ供給され、スタートビット検出部6は
スタートビットを検出しシフトカウンタ部10に対応の
シフトカウントイネーブル信号CEを”H”で出力す
る。シリアルパラレル変換部7は、パラレル受信データ
PRを出力する。シフトカウンタ部10は4ビットカウ
ンタで構成されており、シフトカウントイネーブル信号
CEが”H”になるとカウントアップしていく。
【0018】パリティチェック部8は、シリアル受信デ
ータSRの情報ビット8ビット及びパリティビット1ビ
ットのパリティチェックを行い、上記パリティチェック
の結果、エラーが認められた場合、送信部4を通して
1.5ビットのエラー信号をSIM1に送信し再送要求
を行う。
ータSRの情報ビット8ビット及びパリティビット1ビ
ットのパリティチェックを行い、上記パリティチェック
の結果、エラーが認められた場合、送信部4を通して
1.5ビットのエラー信号をSIM1に送信し再送要求
を行う。
【0019】上記パリティチェックの結果、エラーが無
い場合、シフトカウンタ値が”10”になるとシフトカ
ウント部10は、フレームカウンタ部11にカウントア
ップ信号CUを割込信号発生部14に割込要求信号IR
をそれぞれ出力する。シフトカウンタ値が”11”にな
ると、スタートビット検出部6にスタートビット検出リ
セット信号BRを出力し、スタートビット検出部6はこ
の信号BRの供給に応答してシフトカウンタイネーブル
信号CEを”L”にする。割込信号発生部14は割込要
求信号IRの供給に応答して、CPU3に対し割込信号
ISを出力する。フレームカウンタ部11は上述のよう
に3ビットカウンタで構成され、カウントアップ信号C
Uの供給に応答してカウントアップし、フレームカウン
タ値NFを受信バッファ部13にアドレスとして出力す
る。
い場合、シフトカウンタ値が”10”になるとシフトカ
ウント部10は、フレームカウンタ部11にカウントア
ップ信号CUを割込信号発生部14に割込要求信号IR
をそれぞれ出力する。シフトカウンタ値が”11”にな
ると、スタートビット検出部6にスタートビット検出リ
セット信号BRを出力し、スタートビット検出部6はこ
の信号BRの供給に応答してシフトカウンタイネーブル
信号CEを”L”にする。割込信号発生部14は割込要
求信号IRの供給に応答して、CPU3に対し割込信号
ISを出力する。フレームカウンタ部11は上述のよう
に3ビットカウンタで構成され、カウントアップ信号C
Uの供給に応答してカウントアップし、フレームカウン
タ値NFを受信バッファ部13にアドレスとして出力す
る。
【0020】シリアルパラレル変換部7は、シリアル受
信データSRをクロック信号CLに同期して8ビットパ
ラレルデータに変換し、情報ビット8ビットを受信8ビ
ットデータPRとして受信バッファ部13に出力する。
受信バッファ部13は上述のように8バイトの容量があ
り、8フレーム分のデータPRを格納できる。受信バッ
ファ部13は、1フレームデータの受信において、カウ
ントアップ信号CUによるフレームカウンタ値NFのカ
ウントアップ前に受信8ビットデータPRをフレームカ
ウンタ値NFが示すアドレスに格納する。連続してシリ
アル受信データSRが入力される場合、上記動作を反復
し、1バイト受信する毎にCPU3に対して割込信号I
Sを発生する。
信データSRをクロック信号CLに同期して8ビットパ
ラレルデータに変換し、情報ビット8ビットを受信8ビ
ットデータPRとして受信バッファ部13に出力する。
受信バッファ部13は上述のように8バイトの容量があ
り、8フレーム分のデータPRを格納できる。受信バッ
ファ部13は、1フレームデータの受信において、カウ
ントアップ信号CUによるフレームカウンタ値NFのカ
ウントアップ前に受信8ビットデータPRをフレームカ
ウンタ値NFが示すアドレスに格納する。連続してシリ
アル受信データSRが入力される場合、上記動作を反復
し、1バイト受信する毎にCPU3に対して割込信号I
Sを発生する。
【0021】CPU3は、シリアルインタフェース回路
2から割込信号ISを受付け、割込処理に移行し以下の
処理を実行する。
2から割込信号ISを受付け、割込処理に移行し以下の
処理を実行する。
【0022】図3を参照すると、まず、受信ナンバレジ
スタ12の値をリードする(ステップS1)。上記受信
ナンバレジスタの値をTFNとする。次に、前回の受信
ナンバの値LFNと比較する(ステップS2)。もし、
TFNがLFNより大きい場合はステップS4を実行
し、逆に小さい場合はステップS3を実行する。ステッ
プS3(NUM=TFN+8−LFN)、あるいはステ
ップS4(NUM=TFN−LFN)では、CPU3が
受信バッファ13よりリードすべきバイト数を計算す
る。連続フレーム受信をしない場合、あるいは連続フレ
ーム受信をしてもCPUの全体の処理負荷が軽く、割込
信号IS発生後直ちに割込処理に移行できる場合、受信
バッファ13からリードすべきバイト数は1となる。連
続フレーム受信をしていてCPUの全体の処理負荷が重
く、シリアルインタフェース回路2からの割込より優先
順位の高い処理を実行している場合は割込信号IS発生
後割込処理に移行不能であり、次の割込信号ISの発生
以降(約1ms以上経過後)割込処理に移行した場合
は、受信バッファ13よりリードすべきバイト数は2以
上となる。
スタ12の値をリードする(ステップS1)。上記受信
ナンバレジスタの値をTFNとする。次に、前回の受信
ナンバの値LFNと比較する(ステップS2)。もし、
TFNがLFNより大きい場合はステップS4を実行
し、逆に小さい場合はステップS3を実行する。ステッ
プS3(NUM=TFN+8−LFN)、あるいはステ
ップS4(NUM=TFN−LFN)では、CPU3が
受信バッファ13よりリードすべきバイト数を計算す
る。連続フレーム受信をしない場合、あるいは連続フレ
ーム受信をしてもCPUの全体の処理負荷が軽く、割込
信号IS発生後直ちに割込処理に移行できる場合、受信
バッファ13からリードすべきバイト数は1となる。連
続フレーム受信をしていてCPUの全体の処理負荷が重
く、シリアルインタフェース回路2からの割込より優先
順位の高い処理を実行している場合は割込信号IS発生
後割込処理に移行不能であり、次の割込信号ISの発生
以降(約1ms以上経過後)割込処理に移行した場合
は、受信バッファ13よりリードすべきバイト数は2以
上となる。
【0023】ステップS5からステップS10のルーチ
ンで受信バッファ部13からリードすべきデータをリー
ドする。リードすべき最初の受信バッファ部13のアド
レスはLFNであり、NUMバイトリードする。このと
き、受信バッファ部13は8バイトの容量で、リングバ
ッファとしてデータを保持しているので、ステップS6
からステップS7のルーチンでモジュロ8の演算を行
い、対応するアドレスを算出する。最後に、ステップS
11で今回リードした受信ナンバの値を特定のレジスタ
等に保持して(LFN←TFN)、割込処理を終了し、
割込前に実施していた元の処理へ復帰する。
ンで受信バッファ部13からリードすべきデータをリー
ドする。リードすべき最初の受信バッファ部13のアド
レスはLFNであり、NUMバイトリードする。このと
き、受信バッファ部13は8バイトの容量で、リングバ
ッファとしてデータを保持しているので、ステップS6
からステップS7のルーチンでモジュロ8の演算を行
い、対応するアドレスを算出する。最後に、ステップS
11で今回リードした受信ナンバの値を特定のレジスタ
等に保持して(LFN←TFN)、割込処理を終了し、
割込前に実施していた元の処理へ復帰する。
【0024】次に、本発明の第2の実施の形態を図1と
共通の構成要素は共通の文字を付して同様にブロックで
示す図4を参照すると、この図に示す本実施の形態の上
述の第1の実施の形態との相違点は、受信部5Aにクロ
ック制御部15を新たに設け、クロック制御部15から
シフトカウンタ部10とシリアルパラレル変換部7とに
クロック信号CLKを供給することである。
共通の構成要素は共通の文字を付して同様にブロックで
示す図4を参照すると、この図に示す本実施の形態の上
述の第1の実施の形態との相違点は、受信部5Aにクロ
ック制御部15を新たに設け、クロック制御部15から
シフトカウンタ部10とシリアルパラレル変換部7とに
クロック信号CLKを供給することである。
【0025】次に本実施の形態の動作について図4およ
び動作をタイムチャートで示す図5を参照して第1の実
施の形態との相違を中心に説明すると、クロック制御部
15はクロック生成部9よりクロック信号CLおよびシ
フトカウントイネーブル信号CEの供給を受け、実際に
必要なクロック信号CLKをシフトカウンタ部10およ
びシリアルパラレル変換部7へ出力する。このクロック
制御部15の作用により、本実施の形態は第1の実施の
形態に比べ低消費電力の回路を提供できる。
び動作をタイムチャートで示す図5を参照して第1の実
施の形態との相違を中心に説明すると、クロック制御部
15はクロック生成部9よりクロック信号CLおよびシ
フトカウントイネーブル信号CEの供給を受け、実際に
必要なクロック信号CLKをシフトカウンタ部10およ
びシリアルパラレル変換部7へ出力する。このクロック
制御部15の作用により、本実施の形態は第1の実施の
形態に比べ低消費電力の回路を提供できる。
【0026】
【発明の効果】以上説明したように、本発明のシリアル
インタフェース回路は、シリアルデータの1フレーム分
の受信毎に割込信号を発生する割込信号発生手段と、割
込信号発生時のフレームカウント値記憶手段とを備えて
いるので、CPUの優先順位の高い割込処理の負荷が高
い時、シリアルインタフェース回路が割込信号を発生し
てから規定時間内にこの割込処理へ移行できない時間内
割込み移行不能が生じ得るが、この時間内割込み移行不
能が連続するフレームデータの受信時に発生しても、そ
の割込処理実行時にCPUがリードすべき受信バッファ
のアドレス情報とこれまでの割込信号の発生回数とを確
定できるため、正しい受信データが得られるという効果
がある。
インタフェース回路は、シリアルデータの1フレーム分
の受信毎に割込信号を発生する割込信号発生手段と、割
込信号発生時のフレームカウント値記憶手段とを備えて
いるので、CPUの優先順位の高い割込処理の負荷が高
い時、シリアルインタフェース回路が割込信号を発生し
てから規定時間内にこの割込処理へ移行できない時間内
割込み移行不能が生じ得るが、この時間内割込み移行不
能が連続するフレームデータの受信時に発生しても、そ
の割込処理実行時にCPUがリードすべき受信バッファ
のアドレス情報とこれまでの割込信号の発生回数とを確
定できるため、正しい受信データが得られるという効果
がある。
【図1】本発明のシリアルインタフェース回路の第1の
実施の形態を示すブロック図である。
実施の形態を示すブロック図である。
【図2】本実施の形態のシリアルインタフェース回路に
おける動作の一例を示すタイムチャートである。
おける動作の一例を示すタイムチャートである。
【図3】本実施の形態のシリアルインタフェース回路の
割込信号に応答したCPUの動作の一例を示すフローチ
ャートである。
割込信号に応答したCPUの動作の一例を示すフローチ
ャートである。
【図4】本発明のシリアルインタフェース回路の第2の
実施の形態を示すブロック図である。
実施の形態を示すブロック図である。
【図5】本実施の形態のシリアルインタフェース回路に
おける動作の一例を示すタイムチャートである。
おける動作の一例を示すタイムチャートである。
【図6】従来のシリアルインタフェース回路の一例を示
すブロック図である。
すブロック図である。
【図7】1フレームのシリアルデータのフォーマットを
示す説明図である。
示す説明図である。
【図8】従来のシリアルインタフェース回路における動
作の一例を示すタイムチャートである。
作の一例を示すタイムチャートである。
【図9】メッセージフォーマットを示す図である。
1 SIM 2,2A,200 シリアルインタフェース回路 3,300 CPU 4 送信部 5,5A,500 受信部 6 スタートビット検出部 7 シリアルパラレル変換部 8 パリティチェック部 9 クロック生成部 10,100 シフトカウンタ部 11,101 フレームカウンタ部 12 受信ナンバーレジスタ 13,103 受信バッファ 14,104 割込信号発生部 15 クロック制御部
Claims (3)
- 【請求項1】 予め定めた周波数のクロック信号に同期
して受信したシリアルデータを所定のビット数から成る
フレーム単位でパラレルデータに変換するシリアルパラ
レル変換手段と、前記パラレル受信データを順次蓄積す
る受信バッファと、前記パラレル受信データの数である
フレーム数をカウントしフレームカウント値を出力する
フレームカウンタとを備え、前記シリアルデータを受信
しパラレルデータに変換しデータバスを経由してこのパ
ラレルデータをCPUに転送するシリアルインタフェー
ス回路において、 前記シリアルデータの1フレーム分の受信毎に前記CP
Uに対し割込信号を発生する割込信号発生手段と、 前記割込信号発生時の前記フレームカウント値を記憶す
るフレームカウント値記憶手段とを備えることを特徴と
するシリアルインタフェース回路。 - 【請求項2】 前記フレームカウント値記憶手段が、前
記フレームカウント値の変化毎に前記フレームカウント
値を更新して保持し前記割込信号の供給に応答して前記
CPUが保持内容の読込を行うフレームカウント値保持
手段を備えることを特徴とする請求項1記載のシリアル
インタフェース回路。 - 【請求項3】 前記クロック信号を前記シリアルデータ
の受信に必要な期間だけ出力するよう制御するクロック
制御回路を備えることを特徴とする請求項1記載のシリ
アルインタフェース回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8005903A JP2785787B2 (ja) | 1996-01-17 | 1996-01-17 | シリアルインタフェース回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8005903A JP2785787B2 (ja) | 1996-01-17 | 1996-01-17 | シリアルインタフェース回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09200297A JPH09200297A (ja) | 1997-07-31 |
JP2785787B2 true JP2785787B2 (ja) | 1998-08-13 |
Family
ID=11623866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8005903A Expired - Lifetime JP2785787B2 (ja) | 1996-01-17 | 1996-01-17 | シリアルインタフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2785787B2 (ja) |
-
1996
- 1996-01-17 JP JP8005903A patent/JP2785787B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09200297A (ja) | 1997-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4618860A (en) | Radio paging method of arranging message information with reference to a key code and a base station and a pager receiver for use in the method | |
JPH07110075B2 (ja) | コードレス電話方式 | |
JPH0887462A (ja) | ステートマシン及び通信制御方式 | |
US6310558B1 (en) | Selective calling system and selective calling receiver | |
JP2785787B2 (ja) | シリアルインタフェース回路 | |
EP0509649B1 (en) | Selective calling receiver | |
US6519476B1 (en) | Radio communication system wherein insertion of an attachable external storage medium causes the mobile to interact with the system | |
JPS61144935A (ja) | デジタル式無線通信系の時間チヤンネル間の保護時間を短縮する方法および回路装置 | |
US5359609A (en) | Quality check equipments for digital transmission links | |
JPH1022908A (ja) | データ通信装置 | |
JP2001258072A (ja) | 情報通信システム | |
JP2935037B2 (ja) | 呼出検出装置 | |
JP3389084B2 (ja) | 無線通信装置 | |
US5592489A (en) | Data combination circuit device and data combination method | |
KR100224624B1 (ko) | 단말기와 등록 카드와의 데이터 송수신 인터페이스 장치 | |
JP2760362B2 (ja) | 無線電話システムの監視方式 | |
JP2935230B2 (ja) | 呼出し検出装置及び呼出し検出方法 | |
JP3116765B2 (ja) | デジタル無線電話装置 | |
JP3257326B2 (ja) | デジタル無線電話装置のsacchデータ送受信回路 | |
JPH02256341A (ja) | ワード同期を回復する同期回復回路 | |
JP3594487B2 (ja) | テーブル情報登録方法およびテーブル情報送信装置 | |
JP3073843B2 (ja) | ディジタルコードレス電話機及び基地局状態情報伝送方法 | |
KR100254919B1 (ko) | 데이터 수신장치 및 데이터 디인터리빙 방법 | |
JPH0683302B2 (ja) | 電話機のダイヤル信号送出方式 | |
JP3008760B2 (ja) | 携帯電話システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980428 |