JP2785787B2 - シリアルインタフェース回路 - Google Patents
シリアルインタフェース回路Info
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- JP2785787B2 JP2785787B2 JP8005903A JP590396A JP2785787B2 JP 2785787 B2 JP2785787 B2 JP 2785787B2 JP 8005903 A JP8005903 A JP 8005903A JP 590396 A JP590396 A JP 590396A JP 2785787 B2 JP2785787 B2 JP 2785787B2
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Description
【０００１】
【発明の属する技術分野】本発明はシリアルインタフェ
ース回路に関し、特に欧州デジタルセルラ−システムの
ＧＩＳで用いるＳＩＭ（加入者識別モジュール）とのイ
ンタフェース用のシリアルインタフェース回路に関す
る。
ース回路に関し、特に欧州デジタルセルラ−システムの
ＧＩＳで用いるＳＩＭ（加入者識別モジュール）とのイ
ンタフェース用のシリアルインタフェース回路に関す
る。
【０００２】
【従来の技術】ＳＩＭ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅ
ｎｔｉｔｙ Ｍｏｄｕｌｅ：加入者識別モジュール）
は、欧州の次世代の携帯電話システムであるデジタルセ
ルラ−システムとして知られるＧＩＳ（Ｇｌｏｂａｌ
Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌ ｃｏｍｍｕｎｉｃ
ａｔｉｏｎ）に採用されたスマートカードの一種であ
る。欧州電気通信標準化機構（ＥＴＳＩ）が１９９３年
に発行した勧告ＧＳＭ１１．１１号及び勧告ＧＳＭ０
２．１７号に記載されているように、ＳＩＭは移動端末
がネットワークにアクセスする場合の個人識別番号（Ｐ
ＩＮ）の管理、通話の機密保持のための暗号キーの記
憶，短縮ダイヤル番号の蓄積，通話料金情報の記憶等の
機能を有し、移動端末の通信する上で必要不可欠なもの
である。また、上記ＳＩＭで加入者に関する情報が全て
カバーできるため、ＳＩＭによる任意の端末の個人化等
が可能となる。
ｎｔｉｔｙ Ｍｏｄｕｌｅ：加入者識別モジュール）
は、欧州の次世代の携帯電話システムであるデジタルセ
ルラ−システムとして知られるＧＩＳ（Ｇｌｏｂａｌ
Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌ ｃｏｍｍｕｎｉｃ
ａｔｉｏｎ）に採用されたスマートカードの一種であ
る。欧州電気通信標準化機構（ＥＴＳＩ）が１９９３年
に発行した勧告ＧＳＭ１１．１１号及び勧告ＧＳＭ０
２．１７号に記載されているように、ＳＩＭは移動端末
がネットワークにアクセスする場合の個人識別番号（Ｐ
ＩＮ）の管理、通話の機密保持のための暗号キーの記
憶，短縮ダイヤル番号の蓄積，通話料金情報の記憶等の
機能を有し、移動端末の通信する上で必要不可欠なもの
である。また、上記ＳＩＭで加入者に関する情報が全て
カバーできるため、ＳＩＭによる任意の端末の個人化等
が可能となる。
【０００３】ＳＩＭとのインタフェース用の従来のシリ
アルインタフェース回路をブロックで示す図６を参照す
ると、この図にはＳＩＭ１と、従来のシリアルインタフ
ェース回路２００と、インタフエース対象のＣＰＵ３０
０と、シリアルインタフェース回路２００とＣＰＵ３０
０とを接続するデータバス３０とを示す。従来のシリア
ルインタフェース回路２００は、ＳＩＭ１とデータの送
受信を１線シリアルで行い、ＳＩＭインタフェース回路
２００とＣＰＵ３００はデータバス３０を介してデータ
の転送を行う。ＣＰＵ３００はＳＩＭ１とのデータ送受
信制御の他、移動端末のレイヤ１，レイヤ２及びレイヤ
３の制御を行う。ＳＩＭインタフェース回路２００は、
ＳＩＭ１からシリアル受信データＳＲを受信しＣＰＵ３
００にシリアルパラレル変換した受信データを転送する
受信部５００と、ＣＰＵ３００からの送信データ等をＳ
ＩＭ１にシリアルデータとして送信する送信部４とを備
える。
アルインタフェース回路をブロックで示す図６を参照す
ると、この図にはＳＩＭ１と、従来のシリアルインタフ
ェース回路２００と、インタフエース対象のＣＰＵ３０
０と、シリアルインタフェース回路２００とＣＰＵ３０
０とを接続するデータバス３０とを示す。従来のシリア
ルインタフェース回路２００は、ＳＩＭ１とデータの送
受信を１線シリアルで行い、ＳＩＭインタフェース回路
２００とＣＰＵ３００はデータバス３０を介してデータ
の転送を行う。ＣＰＵ３００はＳＩＭ１とのデータ送受
信制御の他、移動端末のレイヤ１，レイヤ２及びレイヤ
３の制御を行う。ＳＩＭインタフェース回路２００は、
ＳＩＭ１からシリアル受信データＳＲを受信しＣＰＵ３
００にシリアルパラレル変換した受信データを転送する
受信部５００と、ＣＰＵ３００からの送信データ等をＳ
ＩＭ１にシリアルデータとして送信する送信部４とを備
える。
【０００４】受信部５００は、１３９．８ｋＨｚのクロ
ック信号ＣＫ及び８７３６Ｈｚのクロック信号ＣＬを生
成するクロック生成部９と、スタートビットを検出しシ
フトカウントイネーブル信号ＣＥを出力するするスター
トビット検出部６と、ＳＩＭ１からのシリアル受信デー
タＳＲを８ビットパラレルの受信データＰＲに変換する
シリアルパラレル変換部７と、シリアル受信データＳＲ
のパリティをチェックするパリティチェック部８と、信
号ＣＥの供給に応答して１フレームのデータの制御を行
うシフトカウンタ部１００と、フレーム数をカウントし
フレームカウント値ＮＦを出力して複数フレームのデー
タ格納制御を行うフレームカウンタ部１０１と、受信デ
ータＰＲを格納する受信バッファ部１０３と、ＣＰＵ３
００から設定された受信回数設定値ＮＲを格納する受信
回数設定レジスタ１０６と、フレームカウント値ＮＦと
受信回数設定値ＮＲを比べる比較部１０５と、ＣＰＵ３
００に対して割込信号ＩＳを出力する割込信号発生部１
０４とを備える。
ック信号ＣＫ及び８７３６Ｈｚのクロック信号ＣＬを生
成するクロック生成部９と、スタートビットを検出しシ
フトカウントイネーブル信号ＣＥを出力するするスター
トビット検出部６と、ＳＩＭ１からのシリアル受信デー
タＳＲを８ビットパラレルの受信データＰＲに変換する
シリアルパラレル変換部７と、シリアル受信データＳＲ
のパリティをチェックするパリティチェック部８と、信
号ＣＥの供給に応答して１フレームのデータの制御を行
うシフトカウンタ部１００と、フレーム数をカウントし
フレームカウント値ＮＦを出力して複数フレームのデー
タ格納制御を行うフレームカウンタ部１０１と、受信デ
ータＰＲを格納する受信バッファ部１０３と、ＣＰＵ３
００から設定された受信回数設定値ＮＲを格納する受信
回数設定レジスタ１０６と、フレームカウント値ＮＦと
受信回数設定値ＮＲを比べる比較部１０５と、ＣＰＵ３
００に対して割込信号ＩＳを出力する割込信号発生部１
０４とを備える。
【０００５】次に、図６，１フレームのシリアルデータ
フォーマットを示す図７，従来のシリアルインタフェー
ス回路の動作をタイムチャートで示す図８，ＳＩＭ１か
ら送信される１メッセージフォーマットを示す図９を参
照して、従来のシリアルインタフェース回路の動作につ
いて説明すると、ＧＳＭのＳＩＭインタフェースはＩＳ
Ｏ７８１６に準拠しており、１フレームのデータフォー
マットは図示のように、スタートビット１ビット，情報
ビット８ビット，パリティビット１ビット，ストップビ
ット２ビットの計１２ビットから構成される。
フォーマットを示す図７，従来のシリアルインタフェー
ス回路の動作をタイムチャートで示す図８，ＳＩＭ１か
ら送信される１メッセージフォーマットを示す図９を参
照して、従来のシリアルインタフェース回路の動作につ
いて説明すると、ＧＳＭのＳＩＭインタフェースはＩＳ
Ｏ７８１６に準拠しており、１フレームのデータフォー
マットは図示のように、スタートビット１ビット，情報
ビット８ビット，パリティビット１ビット，ストップビ
ット２ビットの計１２ビットから構成される。
【０００６】シリアルインタフェース回路２００は、受
信時にＳＩＭ１からシリアル受信データＳＲを８７３６
ｂｐｓで供給を受ける。このシリアル受信データＳＲは
受信部５００のスタートビット検出部６，シリアルパラ
レル変換部７，パリティチェック部８にそれぞれ供給さ
れる。スタートビット検出部６はクロック発生部９から
のクロック信号ＣＫの供給に応答してシリアルデータＳ
Ｒをサンプリングしてスタートビットを検出し、このス
タートビット検出に対応してシフトカウンタ部１００に
シフトカウントイネーブル信号ＣＥを”Ｈ”で出力す
る。シフトカウンタ部１００は４ビットカウンタで構成
されており、シフトカウントイネーブル信号ＣＥが”
Ｈ”になるとカウントアップしていく。
信時にＳＩＭ１からシリアル受信データＳＲを８７３６
ｂｐｓで供給を受ける。このシリアル受信データＳＲは
受信部５００のスタートビット検出部６，シリアルパラ
レル変換部７，パリティチェック部８にそれぞれ供給さ
れる。スタートビット検出部６はクロック発生部９から
のクロック信号ＣＫの供給に応答してシリアルデータＳ
Ｒをサンプリングしてスタートビットを検出し、このス
タートビット検出に対応してシフトカウンタ部１００に
シフトカウントイネーブル信号ＣＥを”Ｈ”で出力す
る。シフトカウンタ部１００は４ビットカウンタで構成
されており、シフトカウントイネーブル信号ＣＥが”
Ｈ”になるとカウントアップしていく。
【０００７】パリティチェック部８は、シリアル受信デ
ータＳＲの情報ビット８ビット及びパリティビット１ビ
ットのパリティチェックを行い、上記パリティチェック
の結果、エラーが認められた場合、送信部４を通して
１．５ビットのエラー信号をＳＩＭ１に送信し再送要求
を行う。上記パリティチェックの結果、エラーが無い場
合、シフトカウンタ値が”１０”になるとシフトカウン
ト部１００は、フレームカウンタ部１０１にカウントア
ップ信号ＣＵを出力する。また、シフトカウンタ値が”
１１”になると、スタートビット検出部６にスタートビ
ット検出リセット信号ＢＲを出力し、スタートビット検
出部６はこの信号ＢＲの供給に応答してシフトカウンタ
イネーブル信号ＣＥを”Ｌ”にする。フレームカウンタ
部１０１は５ビットカウンタで構成され、カウントアッ
プ信号ＣＵの供給に応答してカウントアップし、フレー
ムカウンタ値ＮＦを受信バッファ部１０３にアドレスと
して出力する。
ータＳＲの情報ビット８ビット及びパリティビット１ビ
ットのパリティチェックを行い、上記パリティチェック
の結果、エラーが認められた場合、送信部４を通して
１．５ビットのエラー信号をＳＩＭ１に送信し再送要求
を行う。上記パリティチェックの結果、エラーが無い場
合、シフトカウンタ値が”１０”になるとシフトカウン
ト部１００は、フレームカウンタ部１０１にカウントア
ップ信号ＣＵを出力する。また、シフトカウンタ値が”
１１”になると、スタートビット検出部６にスタートビ
ット検出リセット信号ＢＲを出力し、スタートビット検
出部６はこの信号ＢＲの供給に応答してシフトカウンタ
イネーブル信号ＣＥを”Ｌ”にする。フレームカウンタ
部１０１は５ビットカウンタで構成され、カウントアッ
プ信号ＣＵの供給に応答してカウントアップし、フレー
ムカウンタ値ＮＦを受信バッファ部１０３にアドレスと
して出力する。
【０００８】シリアルパラレル変換部７は、シリアル受
信データＳＲをクロック信号ＣＬに同期して８ビットパ
ラレルデータに変換し、情報ビット８ビットを受信８ビ
ットデータＰＲとして受信バッファ部１０３に出力す
る。受信バッファ部１０３は３２バイトの容量があり、
３２フレーム分のデータＰＲを格納できる。受信バッフ
ァ部１０３は、１フレームデータの受信において、カウ
ントアップ信号ＣＵによるフレームカウンタ値ＮＦのカ
ウントアップ前に受信８ビットデータＰＲをフレームカ
ウンタ値ＮＦが示すアドレスに格納する。連続してシリ
アル受信データＳＲが入力される場合、上記動作を反復
する。
信データＳＲをクロック信号ＣＬに同期して８ビットパ
ラレルデータに変換し、情報ビット８ビットを受信８ビ
ットデータＰＲとして受信バッファ部１０３に出力す
る。受信バッファ部１０３は３２バイトの容量があり、
３２フレーム分のデータＰＲを格納できる。受信バッフ
ァ部１０３は、１フレームデータの受信において、カウ
ントアップ信号ＣＵによるフレームカウンタ値ＮＦのカ
ウントアップ前に受信８ビットデータＰＲをフレームカ
ウンタ値ＮＦが示すアドレスに格納する。連続してシリ
アル受信データＳＲが入力される場合、上記動作を反復
する。
【０００９】ＣＰＵ３００は受信動作の開始前にあらか
じめ受信回数設定値ＮＲを受信回数設定レジスタ１０６
にデータバス３０を介して設定しておく。図８に示すよ
うに受信回数設定レジスタ１０６に”２”を設定してい
る場合、２フレームの受信を行いフレームカウンタ値Ｎ
Ｆの値が”２”になると、比較部１０５は一致信号を割
込信号発生部１０４に出力し、この一致信号の供給に応
答して割込信号発生部１０４はＣＰＵ３００に割込信号
ＩＳを出力する。ＣＰＵ３００は割込信号ＩＳの供給に
応答してこの割込を受け付け、割込処理に移行すると、
受信バッファ１０３に格納されている受信データをデー
タバス３０を介して読み出す。この例では２バイトのデ
ータを読み出す。
じめ受信回数設定値ＮＲを受信回数設定レジスタ１０６
にデータバス３０を介して設定しておく。図８に示すよ
うに受信回数設定レジスタ１０６に”２”を設定してい
る場合、２フレームの受信を行いフレームカウンタ値Ｎ
Ｆの値が”２”になると、比較部１０５は一致信号を割
込信号発生部１０４に出力し、この一致信号の供給に応
答して割込信号発生部１０４はＣＰＵ３００に割込信号
ＩＳを出力する。ＣＰＵ３００は割込信号ＩＳの供給に
応答してこの割込を受け付け、割込処理に移行すると、
受信バッファ１０３に格納されている受信データをデー
タバス３０を介して読み出す。この例では２バイトのデ
ータを読み出す。
【００１０】図９を参照すると、ＳＩＭ１から送信され
る１メッセージは、１バイト目にヘッダ、２バイト目に
以降続く情報バイト数、３バイト目以降に情報データと
を含む数フレームから成る。
る１メッセージは、１バイト目にヘッダ、２バイト目に
以降続く情報バイト数、３バイト目以降に情報データと
を含む数フレームから成る。
【００１１】通常ＣＰＵ３００は、まず受信回数設定レ
ジスタ１０６に設定値ＮＲとして”２”を設定し、２フ
レーム分のデータを受信する。ＣＰＵ３００は受信停止
コマンドをシリアルインタフェース回路２００に発行
し、フレームカウント値ＮＦをクリアする。次に、上記
２フレームデータから以降受信すべきフレーム数を読み
とり、受信回数設定レジスタ１０６に、上記フレーム数
を設定値ＮＲとして設定し、受信起動コマンドをシリア
ルインタフェース回路２００に発行し、受信動作を開始
する。
ジスタ１０６に設定値ＮＲとして”２”を設定し、２フ
レーム分のデータを受信する。ＣＰＵ３００は受信停止
コマンドをシリアルインタフェース回路２００に発行
し、フレームカウント値ＮＦをクリアする。次に、上記
２フレームデータから以降受信すべきフレーム数を読み
とり、受信回数設定レジスタ１０６に、上記フレーム数
を設定値ＮＲとして設定し、受信起動コマンドをシリア
ルインタフェース回路２００に発行し、受信動作を開始
する。
【００１２】ＳＩＭ１からのシリアルデータの転送速度
は上述のように８７３６ｂｐｓで、１フレーム分のデー
タの転送所要時間は約１ｍｓである。ＣＰＵ３００は、
シリアルインタフェース回路２００の制御処理のほかに
デジタルセルラー通信に必須なレイヤ１，２，３の制御
処理に係わっている。そのため、重要なしたがってより
優先順位の高い割込処理の負荷が高い時、シリアルイン
タフェース回路２００が割込信号ＩＳを発生してから約
１ｍｓ以内にこの割込処理へ移行できない場合が有り得
る。連続してフレームデータを受信する場合、例えば、
１メッセージの２バイト目（情報データバイト数）を受
信してから３バイト目（情報データ）を受信する場合、
あるいは１メッセージを受信してから次のメッセージを
受信する場合、従来のシリアルインタフェース回路２０
０では、割込信号ＩＳの発生から規定された約１ｍｓ以
内に割込処理に移行できないと、ＣＰＵ３００は次の受
信すべきデータに対する正しい設定ができないため、以
降のシリアルインタフェース回路２００の動作を制御で
きなくなり、少なくとも１メッセージ分の正しい受信デ
ータが得られない。また、１バイト受信毎に割込を発生
させても（受信回数設定レジスタを割込処理毎に１加算
する）、約１ｍｓ以内に割込処理に移行できないと、Ｃ
ＰＵは受信バッファの正しいアドレスにアクセスできな
いため、以降正しい受信データが得られない。
は上述のように８７３６ｂｐｓで、１フレーム分のデー
タの転送所要時間は約１ｍｓである。ＣＰＵ３００は、
シリアルインタフェース回路２００の制御処理のほかに
デジタルセルラー通信に必須なレイヤ１，２，３の制御
処理に係わっている。そのため、重要なしたがってより
優先順位の高い割込処理の負荷が高い時、シリアルイン
タフェース回路２００が割込信号ＩＳを発生してから約
１ｍｓ以内にこの割込処理へ移行できない場合が有り得
る。連続してフレームデータを受信する場合、例えば、
１メッセージの２バイト目（情報データバイト数）を受
信してから３バイト目（情報データ）を受信する場合、
あるいは１メッセージを受信してから次のメッセージを
受信する場合、従来のシリアルインタフェース回路２０
０では、割込信号ＩＳの発生から規定された約１ｍｓ以
内に割込処理に移行できないと、ＣＰＵ３００は次の受
信すべきデータに対する正しい設定ができないため、以
降のシリアルインタフェース回路２００の動作を制御で
きなくなり、少なくとも１メッセージ分の正しい受信デ
ータが得られない。また、１バイト受信毎に割込を発生
させても（受信回数設定レジスタを割込処理毎に１加算
する）、約１ｍｓ以内に割込処理に移行できないと、Ｃ
ＰＵは受信バッファの正しいアドレスにアクセスできな
いため、以降正しい受信データが得られない。
【００１３】
【発明が解決しようとする課題】上述した従来のシリア
ルインタフェース回路は、ＣＰＵの優先順位の高い割込
処理の負荷が高い時、シリアルインタフェース回路が割
込信号を発生してから規定された約１ｍｓ以内にこの割
込処理へ移行できない時間内割込み移行不能が生じ得る
が、この時間内割込み移行不能が連続するフレームデー
タの受信時に発生すると、ＣＰＵは次の受信対象データ
対応の正しい設定ができないため、以降のシリアルイン
タフェース回路の動作制御が不可能となり、正しい受信
データが得られなくなるという欠点があった。
ルインタフェース回路は、ＣＰＵの優先順位の高い割込
処理の負荷が高い時、シリアルインタフェース回路が割
込信号を発生してから規定された約１ｍｓ以内にこの割
込処理へ移行できない時間内割込み移行不能が生じ得る
が、この時間内割込み移行不能が連続するフレームデー
タの受信時に発生すると、ＣＰＵは次の受信対象データ
対応の正しい設定ができないため、以降のシリアルイン
タフェース回路の動作制御が不可能となり、正しい受信
データが得られなくなるという欠点があった。
【００１４】また、１バイト受信毎に割込を発生させて
も、上記時間内割込み移行不能が生じたときＣＰＵは受
信バッファの正しいアドレスにアクセスできないため、
以降の正しい受信データが得られないという欠点があっ
た。
も、上記時間内割込み移行不能が生じたときＣＰＵは受
信バッファの正しいアドレスにアクセスできないため、
以降の正しい受信データが得られないという欠点があっ
た。
【００１５】
【課題を解決するための手段】本発明のシリアルインタ
フェース回路は、予め定めた周波数のクロック信号に同
期して受信したシリアルデータを所定のビット数から成
るフレーム単位でパラレルデータに変換するシリアルパ
ラレル変換手段と、前記パラレル受信データを順次蓄積
する受信バッファと、前記パラレル受信データの数であ
るフレーム数をカウントしフレームカウント値を出力す
るフレームカウンタとを備え、前記シリアルデータを受
信しパラレルデータに変換しデータバスを経由してこの
パラレルデータをＣＰＵに転送するシリアルインタフェ
ース回路において、前記シリアルデータの１フレーム分
の受信毎に前記ＣＰＵに対し割込信号を発生する割込信
号発生手段と、前記割込信号発生時の前記フレームカウ
ント値を記憶するフレームカウント値記憶手段とを備え
て構成されている。
フェース回路は、予め定めた周波数のクロック信号に同
期して受信したシリアルデータを所定のビット数から成
るフレーム単位でパラレルデータに変換するシリアルパ
ラレル変換手段と、前記パラレル受信データを順次蓄積
する受信バッファと、前記パラレル受信データの数であ
るフレーム数をカウントしフレームカウント値を出力す
るフレームカウンタとを備え、前記シリアルデータを受
信しパラレルデータに変換しデータバスを経由してこの
パラレルデータをＣＰＵに転送するシリアルインタフェ
ース回路において、前記シリアルデータの１フレーム分
の受信毎に前記ＣＰＵに対し割込信号を発生する割込信
号発生手段と、前記割込信号発生時の前記フレームカウ
ント値を記憶するフレームカウント値記憶手段とを備え
て構成されている。
【００１６】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図６と共通の構成要素は共通の文字を付して同様にブ
ロックで示す図１を参照すると、この図に示す本実施の
形態のシリアルインタフェース回路２は、従来と共通の
ＳＩＭ１とデータバス３０を介して従来のＣＰＵ３００
に代り割込信号に応答した受信ナンバ読出／蓄積機能を
含むＣＰＵ３とに接続され、従来と共通の送信部４と、
従来の受信部５００に代る受信部５とを備える。本実施
の形態の受信部５は、従来と共通のスタートビット検出
部６と、シリアルパラレル変換部７と、パリティチェッ
ク部８と、クロック生成部９とに加えて、シフトカウン
タ部１００に代り１フレームのデータの制御を行うとと
もに一定値に達すると割込み要求信号ＩＲを出力するシ
フトカウンタ部１０と、５ビットのフレームカウンタ部
１０１に代りフレーム数をカウントしフレームカウント
値ＮＦを出力して複数フレームのデータ格納制御を行う
３ビットのフレームカウンタ部１１と、フレームカウン
ト値ＮＦを格納しＣＰＵ３からのリードアクセスに応答
してカウント値ＮＦを受信ナンバとして出力する受信ナ
ンバレジスタ１２と、３２バイトの受信バッファ部１０
３に代り受信データＰＲを格納する８バイトの受信バッ
ファ部１３と、割込信号発生部１０４に代り１バイト受
信毎に供給される割込要求信号ＩＲに応答してＣＰＵ３
に対して割込信号ＩＳを出力する割込信号発生部１４と
を備える。
を図６と共通の構成要素は共通の文字を付して同様にブ
ロックで示す図１を参照すると、この図に示す本実施の
形態のシリアルインタフェース回路２は、従来と共通の
ＳＩＭ１とデータバス３０を介して従来のＣＰＵ３００
に代り割込信号に応答した受信ナンバ読出／蓄積機能を
含むＣＰＵ３とに接続され、従来と共通の送信部４と、
従来の受信部５００に代る受信部５とを備える。本実施
の形態の受信部５は、従来と共通のスタートビット検出
部６と、シリアルパラレル変換部７と、パリティチェッ
ク部８と、クロック生成部９とに加えて、シフトカウン
タ部１００に代り１フレームのデータの制御を行うとと
もに一定値に達すると割込み要求信号ＩＲを出力するシ
フトカウンタ部１０と、５ビットのフレームカウンタ部
１０１に代りフレーム数をカウントしフレームカウント
値ＮＦを出力して複数フレームのデータ格納制御を行う
３ビットのフレームカウンタ部１１と、フレームカウン
ト値ＮＦを格納しＣＰＵ３からのリードアクセスに応答
してカウント値ＮＦを受信ナンバとして出力する受信ナ
ンバレジスタ１２と、３２バイトの受信バッファ部１０
３に代り受信データＰＲを格納する８バイトの受信バッ
ファ部１３と、割込信号発生部１０４に代り１バイト受
信毎に供給される割込要求信号ＩＲに応答してＣＰＵ３
に対して割込信号ＩＳを出力する割込信号発生部１４と
を備える。
【００１７】次に、図１，シリアルインタフェース回路
２の動作をタイムチャートで示す図２，ＳＩＭインター
フェース回路からの割込に対するＣＰＵの割込処理をフ
ローチャートで示す図３，およびＧＳＭのフレームフオ
ーマットを示す図７を参照して本実施の形態の動作につ
いて説明すると、まず従来と同様に、シリアルインタフ
ェース回路２が受信時にＳＩＭ１からシリアル受信デー
タＳＲを８７３６ｂｐｓで供給を受け、スタートビット
検出部６，シリアルパラレル変換部７，パリティチェッ
ク部８にそれぞれ供給され、スタートビット検出部６は
スタートビットを検出しシフトカウンタ部１０に対応の
シフトカウントイネーブル信号ＣＥを”Ｈ”で出力す
る。シリアルパラレル変換部７は、パラレル受信データ
ＰＲを出力する。シフトカウンタ部１０は４ビットカウ
ンタで構成されており、シフトカウントイネーブル信号
ＣＥが”Ｈ”になるとカウントアップしていく。
２の動作をタイムチャートで示す図２，ＳＩＭインター
フェース回路からの割込に対するＣＰＵの割込処理をフ
ローチャートで示す図３，およびＧＳＭのフレームフオ
ーマットを示す図７を参照して本実施の形態の動作につ
いて説明すると、まず従来と同様に、シリアルインタフ
ェース回路２が受信時にＳＩＭ１からシリアル受信デー
タＳＲを８７３６ｂｐｓで供給を受け、スタートビット
検出部６，シリアルパラレル変換部７，パリティチェッ
ク部８にそれぞれ供給され、スタートビット検出部６は
スタートビットを検出しシフトカウンタ部１０に対応の
シフトカウントイネーブル信号ＣＥを”Ｈ”で出力す
る。シリアルパラレル変換部７は、パラレル受信データ
ＰＲを出力する。シフトカウンタ部１０は４ビットカウ
ンタで構成されており、シフトカウントイネーブル信号
ＣＥが”Ｈ”になるとカウントアップしていく。
【００１８】パリティチェック部８は、シリアル受信デ
ータＳＲの情報ビット８ビット及びパリティビット１ビ
ットのパリティチェックを行い、上記パリティチェック
の結果、エラーが認められた場合、送信部４を通して
１．５ビットのエラー信号をＳＩＭ１に送信し再送要求
を行う。
ータＳＲの情報ビット８ビット及びパリティビット１ビ
ットのパリティチェックを行い、上記パリティチェック
の結果、エラーが認められた場合、送信部４を通して
１．５ビットのエラー信号をＳＩＭ１に送信し再送要求
を行う。
【００１９】上記パリティチェックの結果、エラーが無
い場合、シフトカウンタ値が”１０”になるとシフトカ
ウント部１０は、フレームカウンタ部１１にカウントア
ップ信号ＣＵを割込信号発生部１４に割込要求信号ＩＲ
をそれぞれ出力する。シフトカウンタ値が”１１”にな
ると、スタートビット検出部６にスタートビット検出リ
セット信号ＢＲを出力し、スタートビット検出部６はこ
の信号ＢＲの供給に応答してシフトカウンタイネーブル
信号ＣＥを”Ｌ”にする。割込信号発生部１４は割込要
求信号ＩＲの供給に応答して、ＣＰＵ３に対し割込信号
ＩＳを出力する。フレームカウンタ部１１は上述のよう
に３ビットカウンタで構成され、カウントアップ信号Ｃ
Ｕの供給に応答してカウントアップし、フレームカウン
タ値ＮＦを受信バッファ部１３にアドレスとして出力す
る。
い場合、シフトカウンタ値が”１０”になるとシフトカ
ウント部１０は、フレームカウンタ部１１にカウントア
ップ信号ＣＵを割込信号発生部１４に割込要求信号ＩＲ
をそれぞれ出力する。シフトカウンタ値が”１１”にな
ると、スタートビット検出部６にスタートビット検出リ
セット信号ＢＲを出力し、スタートビット検出部６はこ
の信号ＢＲの供給に応答してシフトカウンタイネーブル
信号ＣＥを”Ｌ”にする。割込信号発生部１４は割込要
求信号ＩＲの供給に応答して、ＣＰＵ３に対し割込信号
ＩＳを出力する。フレームカウンタ部１１は上述のよう
に３ビットカウンタで構成され、カウントアップ信号Ｃ
Ｕの供給に応答してカウントアップし、フレームカウン
タ値ＮＦを受信バッファ部１３にアドレスとして出力す
る。
【００２０】シリアルパラレル変換部７は、シリアル受
信データＳＲをクロック信号ＣＬに同期して８ビットパ
ラレルデータに変換し、情報ビット８ビットを受信８ビ
ットデータＰＲとして受信バッファ部１３に出力する。
受信バッファ部１３は上述のように８バイトの容量があ
り、８フレーム分のデータＰＲを格納できる。受信バッ
ファ部１３は、１フレームデータの受信において、カウ
ントアップ信号ＣＵによるフレームカウンタ値ＮＦのカ
ウントアップ前に受信８ビットデータＰＲをフレームカ
ウンタ値ＮＦが示すアドレスに格納する。連続してシリ
アル受信データＳＲが入力される場合、上記動作を反復
し、１バイト受信する毎にＣＰＵ３に対して割込信号Ｉ
Ｓを発生する。
信データＳＲをクロック信号ＣＬに同期して８ビットパ
ラレルデータに変換し、情報ビット８ビットを受信８ビ
ットデータＰＲとして受信バッファ部１３に出力する。
受信バッファ部１３は上述のように８バイトの容量があ
り、８フレーム分のデータＰＲを格納できる。受信バッ
ファ部１３は、１フレームデータの受信において、カウ
ントアップ信号ＣＵによるフレームカウンタ値ＮＦのカ
ウントアップ前に受信８ビットデータＰＲをフレームカ
ウンタ値ＮＦが示すアドレスに格納する。連続してシリ
アル受信データＳＲが入力される場合、上記動作を反復
し、１バイト受信する毎にＣＰＵ３に対して割込信号Ｉ
Ｓを発生する。
【００２１】ＣＰＵ３は、シリアルインタフェース回路
２から割込信号ＩＳを受付け、割込処理に移行し以下の
処理を実行する。
２から割込信号ＩＳを受付け、割込処理に移行し以下の
処理を実行する。
【００２２】図３を参照すると、まず、受信ナンバレジ
スタ１２の値をリードする（ステップＳ１）。上記受信
ナンバレジスタの値をＴＦＮとする。次に、前回の受信
ナンバの値ＬＦＮと比較する（ステップＳ２）。もし、
ＴＦＮがＬＦＮより大きい場合はステップＳ４を実行
し、逆に小さい場合はステップＳ３を実行する。ステッ
プＳ３（ＮＵＭ＝ＴＦＮ＋８−ＬＦＮ）、あるいはステ
ップＳ４（ＮＵＭ＝ＴＦＮ−ＬＦＮ）では、ＣＰＵ３が
受信バッファ１３よりリードすべきバイト数を計算す
る。連続フレーム受信をしない場合、あるいは連続フレ
ーム受信をしてもＣＰＵの全体の処理負荷が軽く、割込
信号ＩＳ発生後直ちに割込処理に移行できる場合、受信
バッファ１３からリードすべきバイト数は１となる。連
続フレーム受信をしていてＣＰＵの全体の処理負荷が重
く、シリアルインタフェース回路２からの割込より優先
順位の高い処理を実行している場合は割込信号ＩＳ発生
後割込処理に移行不能であり、次の割込信号ＩＳの発生
以降（約１ｍｓ以上経過後）割込処理に移行した場合
は、受信バッファ１３よりリードすべきバイト数は２以
上となる。
スタ１２の値をリードする（ステップＳ１）。上記受信
ナンバレジスタの値をＴＦＮとする。次に、前回の受信
ナンバの値ＬＦＮと比較する（ステップＳ２）。もし、
ＴＦＮがＬＦＮより大きい場合はステップＳ４を実行
し、逆に小さい場合はステップＳ３を実行する。ステッ
プＳ３（ＮＵＭ＝ＴＦＮ＋８−ＬＦＮ）、あるいはステ
ップＳ４（ＮＵＭ＝ＴＦＮ−ＬＦＮ）では、ＣＰＵ３が
受信バッファ１３よりリードすべきバイト数を計算す
る。連続フレーム受信をしない場合、あるいは連続フレ
ーム受信をしてもＣＰＵの全体の処理負荷が軽く、割込
信号ＩＳ発生後直ちに割込処理に移行できる場合、受信
バッファ１３からリードすべきバイト数は１となる。連
続フレーム受信をしていてＣＰＵの全体の処理負荷が重
く、シリアルインタフェース回路２からの割込より優先
順位の高い処理を実行している場合は割込信号ＩＳ発生
後割込処理に移行不能であり、次の割込信号ＩＳの発生
以降（約１ｍｓ以上経過後）割込処理に移行した場合
は、受信バッファ１３よりリードすべきバイト数は２以
上となる。
【００２３】ステップＳ５からステップＳ１０のルーチ
ンで受信バッファ部１３からリードすべきデータをリー
ドする。リードすべき最初の受信バッファ部１３のアド
レスはＬＦＮであり、ＮＵＭバイトリードする。このと
き、受信バッファ部１３は８バイトの容量で、リングバ
ッファとしてデータを保持しているので、ステップＳ６
からステップＳ７のルーチンでモジュロ８の演算を行
い、対応するアドレスを算出する。最後に、ステップＳ
１１で今回リードした受信ナンバの値を特定のレジスタ
等に保持して（ＬＦＮ←ＴＦＮ）、割込処理を終了し、
割込前に実施していた元の処理へ復帰する。
ンで受信バッファ部１３からリードすべきデータをリー
ドする。リードすべき最初の受信バッファ部１３のアド
レスはＬＦＮであり、ＮＵＭバイトリードする。このと
き、受信バッファ部１３は８バイトの容量で、リングバ
ッファとしてデータを保持しているので、ステップＳ６
からステップＳ７のルーチンでモジュロ８の演算を行
い、対応するアドレスを算出する。最後に、ステップＳ
１１で今回リードした受信ナンバの値を特定のレジスタ
等に保持して（ＬＦＮ←ＴＦＮ）、割込処理を終了し、
割込前に実施していた元の処理へ復帰する。
【００２４】次に、本発明の第２の実施の形態を図１と
共通の構成要素は共通の文字を付して同様にブロックで
示す図４を参照すると、この図に示す本実施の形態の上
述の第１の実施の形態との相違点は、受信部５Ａにクロ
ック制御部１５を新たに設け、クロック制御部１５から
シフトカウンタ部１０とシリアルパラレル変換部７とに
クロック信号ＣＬＫを供給することである。
共通の構成要素は共通の文字を付して同様にブロックで
示す図４を参照すると、この図に示す本実施の形態の上
述の第１の実施の形態との相違点は、受信部５Ａにクロ
ック制御部１５を新たに設け、クロック制御部１５から
シフトカウンタ部１０とシリアルパラレル変換部７とに
クロック信号ＣＬＫを供給することである。
【００２５】次に本実施の形態の動作について図４およ
び動作をタイムチャートで示す図５を参照して第１の実
施の形態との相違を中心に説明すると、クロック制御部
１５はクロック生成部９よりクロック信号ＣＬおよびシ
フトカウントイネーブル信号ＣＥの供給を受け、実際に
必要なクロック信号ＣＬＫをシフトカウンタ部１０およ
びシリアルパラレル変換部７へ出力する。このクロック
制御部１５の作用により、本実施の形態は第１の実施の
形態に比べ低消費電力の回路を提供できる。
び動作をタイムチャートで示す図５を参照して第１の実
施の形態との相違を中心に説明すると、クロック制御部
１５はクロック生成部９よりクロック信号ＣＬおよびシ
フトカウントイネーブル信号ＣＥの供給を受け、実際に
必要なクロック信号ＣＬＫをシフトカウンタ部１０およ
びシリアルパラレル変換部７へ出力する。このクロック
制御部１５の作用により、本実施の形態は第１の実施の
形態に比べ低消費電力の回路を提供できる。
【００２６】
【発明の効果】以上説明したように、本発明のシリアル
インタフェース回路は、シリアルデータの１フレーム分
の受信毎に割込信号を発生する割込信号発生手段と、割
込信号発生時のフレームカウント値記憶手段とを備えて
いるので、ＣＰＵの優先順位の高い割込処理の負荷が高
い時、シリアルインタフェース回路が割込信号を発生し
てから規定時間内にこの割込処理へ移行できない時間内
割込み移行不能が生じ得るが、この時間内割込み移行不
能が連続するフレームデータの受信時に発生しても、そ
の割込処理実行時にＣＰＵがリードすべき受信バッファ
のアドレス情報とこれまでの割込信号の発生回数とを確
定できるため、正しい受信データが得られるという効果
がある。
インタフェース回路は、シリアルデータの１フレーム分
の受信毎に割込信号を発生する割込信号発生手段と、割
込信号発生時のフレームカウント値記憶手段とを備えて
いるので、ＣＰＵの優先順位の高い割込処理の負荷が高
い時、シリアルインタフェース回路が割込信号を発生し
てから規定時間内にこの割込処理へ移行できない時間内
割込み移行不能が生じ得るが、この時間内割込み移行不
能が連続するフレームデータの受信時に発生しても、そ
の割込処理実行時にＣＰＵがリードすべき受信バッファ
のアドレス情報とこれまでの割込信号の発生回数とを確
定できるため、正しい受信データが得られるという効果
がある。
【図１】本発明のシリアルインタフェース回路の第１の
実施の形態を示すブロック図である。
実施の形態を示すブロック図である。
【図２】本実施の形態のシリアルインタフェース回路に
おける動作の一例を示すタイムチャートである。
おける動作の一例を示すタイムチャートである。
【図３】本実施の形態のシリアルインタフェース回路の
割込信号に応答したＣＰＵの動作の一例を示すフローチ
ャートである。
割込信号に応答したＣＰＵの動作の一例を示すフローチ
ャートである。
【図４】本発明のシリアルインタフェース回路の第２の
実施の形態を示すブロック図である。
実施の形態を示すブロック図である。
【図５】本実施の形態のシリアルインタフェース回路に
おける動作の一例を示すタイムチャートである。
おける動作の一例を示すタイムチャートである。
【図６】従来のシリアルインタフェース回路の一例を示
すブロック図である。
すブロック図である。
【図７】１フレームのシリアルデータのフォーマットを
示す説明図である。
示す説明図である。
【図８】従来のシリアルインタフェース回路における動
作の一例を示すタイムチャートである。
作の一例を示すタイムチャートである。
【図９】メッセージフォーマットを示す図である。
１ ＳＩＭ ２，２Ａ，２００ シリアルインタフェース回路 ３，３００ ＣＰＵ ４ 送信部 ５，５Ａ，５００ 受信部 ６ スタートビット検出部 ７ シリアルパラレル変換部 ８ パリティチェック部 ９ クロック生成部 １０，１００ シフトカウンタ部 １１，１０１ フレームカウンタ部 １２ 受信ナンバーレジスタ １３，１０３ 受信バッファ １４，１０４ 割込信号発生部 １５ クロック制御部
Claims (3)
- 【請求項１】 予め定めた周波数のクロック信号に同期
して受信したシリアルデータを所定のビット数から成る
フレーム単位でパラレルデータに変換するシリアルパラ
レル変換手段と、前記パラレル受信データを順次蓄積す
る受信バッファと、前記パラレル受信データの数である
フレーム数をカウントしフレームカウント値を出力する
フレームカウンタとを備え、前記シリアルデータを受信
しパラレルデータに変換しデータバスを経由してこのパ
ラレルデータをＣＰＵに転送するシリアルインタフェー
ス回路において、 前記シリアルデータの１フレーム分の受信毎に前記ＣＰ
Ｕに対し割込信号を発生する割込信号発生手段と、 前記割込信号発生時の前記フレームカウント値を記憶す
るフレームカウント値記憶手段とを備えることを特徴と
するシリアルインタフェース回路。 - 【請求項２】 前記フレームカウント値記憶手段が、前
記フレームカウント値の変化毎に前記フレームカウント
値を更新して保持し前記割込信号の供給に応答して前記
ＣＰＵが保持内容の読込を行うフレームカウント値保持
手段を備えることを特徴とする請求項１記載のシリアル
インタフェース回路。 - 【請求項３】 前記クロック信号を前記シリアルデータ
の受信に必要な期間だけ出力するよう制御するクロック
制御回路を備えることを特徴とする請求項１記載のシリ
アルインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005903A JP2785787B2 (ja) | 1996-01-17 | 1996-01-17 | シリアルインタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005903A JP2785787B2 (ja) | 1996-01-17 | 1996-01-17 | シリアルインタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09200297A JPH09200297A (ja) | 1997-07-31 |
| JP2785787B2 true JP2785787B2 (ja) | 1998-08-13 |
Family
ID=11623866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005903A Expired - Lifetime JP2785787B2 (ja) | 1996-01-17 | 1996-01-17 | シリアルインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785787B2 (ja) |
-
1996
- 1996-01-17 JP JP8005903A patent/JP2785787B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09200297A (ja) | 1997-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980428 |