JPH0491454A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0491454A JPH0491454A JP20586690A JP20586690A JPH0491454A JP H0491454 A JPH0491454 A JP H0491454A JP 20586690 A JP20586690 A JP 20586690A JP 20586690 A JP20586690 A JP 20586690A JP H0491454 A JPH0491454 A JP H0491454A
- Authority
- JP
- Japan
- Prior art keywords
- pads
- substrate
- semiconductor device
- electrically connected
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000003491 array Methods 0.000 abstract 2
- 238000006073 displacement reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007664 blowing Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体基板の表面に集積回路を形成した半
導体装置に関するものである。
導体装置に関するものである。
［従来の技術］
以下に従来の半導体装置について、ゲートアレイ型半導
体装置を例にとり説明する。
体装置を例にとり説明する。
第４図は、従来のゲートアレイ型半導体装置を示す斜視
図である。図に示すように、ゲートアレイ２が形成され
ている半導体基板１の表面において、ゲートアレイ２の
近傍には、線路３を介してゲートアレイ２と電気的に接
続される入出力パッド４および給電パッド５が設けられ
ている。
図である。図に示すように、ゲートアレイ２が形成され
ている半導体基板１の表面において、ゲートアレイ２の
近傍には、線路３を介してゲートアレイ２と電気的に接
続される入出力パッド４および給電パッド５が設けられ
ている。
このように構成される半導体装置では、入出力パッド４
に信号を入力した後、給電パッド５により給電されたゲ
ートアレイ２において演算を行ない、再び入出力パッド
４により出力信号を取出す。
に信号を入力した後、給電パッド５により給電されたゲ
ートアレイ２において演算を行ない、再び入出力パッド
４により出力信号を取出す。
［発明が解決しようとする課題］
以上のように構成される従来のゲートアレイ型半導体装
置では、そのままのサイズのチップにより多くのパッド
を設けようとすると、電源の揺ぎおよび変位電流が増大
したり、アセンブリおよびブロービングが困難となった
りした。
置では、そのままのサイズのチップにより多くのパッド
を設けようとすると、電源の揺ぎおよび変位電流が増大
したり、アセンブリおよびブロービングが困難となった
りした。
一方、上記問題を招くことな（パッドを設けるには、一
定量以上の間隔をあけてパッドを設ける必要があり、チ
ップサイズの増大をもたらした。
定量以上の間隔をあけてパッドを設ける必要があり、チ
ップサイズの増大をもたらした。
この発明は、チップサイズの増大を招くことなくパッド
数を増やすことができ、しかも、電源の揺ぎおよび変位
電流の増加がなく、アセンブリおよびプロービングを容
易に行なうことができる半導体装置を得ることを目的と
する。
数を増やすことができ、しかも、電源の揺ぎおよび変位
電流の増加がなく、アセンブリおよびプロービングを容
易に行なうことができる半導体装置を得ることを目的と
する。
［課題を解決するための手段］
この発明に従う半導体装置は、基板の表面に集積回路が
形成される半導体装置において、基板の表面に形成され
、集積回路と電気的に接続される第１のパッドと、基板
の側面および裏面の少なくともいずれか一方に形成され
、集積回路と電気的に接続される第２のパッドとを備え
ている。
形成される半導体装置において、基板の表面に形成され
、集積回路と電気的に接続される第１のパッドと、基板
の側面および裏面の少なくともいずれか一方に形成され
、集積回路と電気的に接続される第２のパッドとを備え
ている。
［作用コ
この発明における半導体装置は、集積回路が形成された
基板の表面以外に、基板の側面および裏面の少なくとも
いずれか一方にもパッドを設けている。このことより、
基板においてパッドを設ける場所が拡張されている。し
たがって、チップサイズを大きくしなくとも、パッドの
間隔を十分確保した上で、パッドの数を増やすことがで
きる。
基板の表面以外に、基板の側面および裏面の少なくとも
いずれか一方にもパッドを設けている。このことより、
基板においてパッドを設ける場所が拡張されている。し
たがって、チップサイズを大きくしなくとも、パッドの
間隔を十分確保した上で、パッドの数を増やすことがで
きる。
［実施例］
以下、この発明に従う実施例を図について説明する。第
１図は、この発明に従う第１の実施例を示す斜視図であ
る。図に示すように、ゲートアレイ２が形成されている
半導体基板１の表面７には、ゲートアレイ２の近傍に入
出力パッド４が複数個、適当な間隔で設けられている。
１図は、この発明に従う第１の実施例を示す斜視図であ
る。図に示すように、ゲートアレイ２が形成されている
半導体基板１の表面７には、ゲートアレイ２の近傍に入
出力パッド４が複数個、適当な間隔で設けられている。
それぞれの入出力パッド４は、線路３ａでゲートアレイ
２と電気的に接続されている。さらに、半導体基板１の
裏面８には、給電パッド５が適当な間隔をあけて複数個
設けられている。それぞれの給電パッド５は、半導体基
板１でゲートアレイ２の近傍に形成された貫通孔６を通
る線路３ｂによりゲートアレイ２と電気的に接続されて
いる。
２と電気的に接続されている。さらに、半導体基板１の
裏面８には、給電パッド５が適当な間隔をあけて複数個
設けられている。それぞれの給電パッド５は、半導体基
板１でゲートアレイ２の近傍に形成された貫通孔６を通
る線路３ｂによりゲートアレイ２と電気的に接続されて
いる。
このように構成される半導体装置では、入出力パッド４
に入力信号を入力した後、半導体基板１の裏面８に形成
された給電パッド５より給電して、ゲートアレイ２で演
算を行ない、再び入出力パッド４から出力信号を取出す
。上記半導体装置では、入出力パッド４の間隔が十分で
あるため、パッド間での入出力信号の干渉は起こらない
。
に入力信号を入力した後、半導体基板１の裏面８に形成
された給電パッド５より給電して、ゲートアレイ２で演
算を行ない、再び入出力パッド４から出力信号を取出す
。上記半導体装置では、入出力パッド４の間隔が十分で
あるため、パッド間での入出力信号の干渉は起こらない
。
第２図は、この発明に従う第２の実施例を示す斜視図で
ある。第２図に示す半導体装置も、第１の実施例と同様
に半導体基板ｌの表面７に入出力パッド４、裏面８に給
電パッド５が設けられている。一方、それぞれの給電パ
ッド５は、半導体基板１の表面７から側面９を通り裏面
８に至る線路３Ｃによって、ゲートアレイ２と電気的に
接続されている。
ある。第２図に示す半導体装置も、第１の実施例と同様
に半導体基板ｌの表面７に入出力パッド４、裏面８に給
電パッド５が設けられている。一方、それぞれの給電パ
ッド５は、半導体基板１の表面７から側面９を通り裏面
８に至る線路３Ｃによって、ゲートアレイ２と電気的に
接続されている。
第３図は、この発明に従う第３の実施例を示す斜視図で
ある。第３図に示す半導体装置では、ゲートアレイ２が
形成されている半導体基板１の表面７に、入出カバ′ツ
ド４が複数個適当な間隔で設けられている。一方、給電
パッド５は、半導体基板１において表面７に続く側面９
に適当な間隔をあけて設けられている。そして、給電パ
ッド５は、表面７を通り側面９に至る線路３ｄによりゲ
ートアレイ２と電気的に接続されている。
ある。第３図に示す半導体装置では、ゲートアレイ２が
形成されている半導体基板１の表面７に、入出カバ′ツ
ド４が複数個適当な間隔で設けられている。一方、給電
パッド５は、半導体基板１において表面７に続く側面９
に適当な間隔をあけて設けられている。そして、給電パ
ッド５は、表面７を通り側面９に至る線路３ｄによりゲ
ートアレイ２と電気的に接続されている。
なお、上記実施例ではこの発明に従う集積回路としてゲ
ートアレイを示したが、これに限定されず、他の集積回
路であっても上記実施例と同様の効果を奏する。
ートアレイを示したが、これに限定されず、他の集積回
路であっても上記実施例と同様の効果を奏する。
［発明の効果］
以上のように、この発明によれば、集積回路が設けられ
る基板の表面以外に、基板の側面および裏面の少なくと
もどちらか一方にもパッドを形成したので、チップサイ
ズの増大を招くことなく、パッド数を増やすことができ
る。
る基板の表面以外に、基板の側面および裏面の少なくと
もどちらか一方にもパッドを形成したので、チップサイ
ズの増大を招くことなく、パッド数を増やすことができ
る。
また、この発明に従う半導体装置は、上述したようにパ
ッド数を増やしても、パッドの間隔が適当な距離に保た
れるため、電源の揺ぎおよび変位電流の増加がなく、ア
センブリおよびブロービングも容易に行なうことができ
る。
ッド数を増やしても、パッドの間隔が適当な距離に保た
れるため、電源の揺ぎおよび変位電流の増加がなく、ア
センブリおよびブロービングも容易に行なうことができ
る。
第１図は、この発明に従う第１の実施例を示す斜視図で
ある。 第２図は、この発明に従う第２の実施例を示す斜視図で
ある。 第３図は、この発明に従う第３の実施例を示す斜視図で
ある。 第４図は、従来のゲートアレイ型半導体装置を示す斜視
図である。 図において、１は半導体基板、２はゲートアレイ、３．
３８％ ３ ｂ ％ ３ ｃ’および３ｄは線路、４は
入出力パッド、５は給電パッド、６は貫通孔、７は表面
、８は裏面および９は側面を示す。 なお、図中、同一符号は同一、または相当部分を示す。 第１ 第２図 第３図 手続補正書（自発） 平成３年９月２０日 ２、発明の名称 ３、補正をする者 事件との関係 住所 名称 代表者 平成２年特許願第２０５８６６号 半導体装置
ある。 第２図は、この発明に従う第２の実施例を示す斜視図で
ある。 第３図は、この発明に従う第３の実施例を示す斜視図で
ある。 第４図は、従来のゲートアレイ型半導体装置を示す斜視
図である。 図において、１は半導体基板、２はゲートアレイ、３．
３８％ ３ ｂ ％ ３ ｃ’および３ｄは線路、４は
入出力パッド、５は給電パッド、６は貫通孔、７は表面
、８は裏面および９は側面を示す。 なお、図中、同一符号は同一、または相当部分を示す。 第１ 第２図 第３図 手続補正書（自発） 平成３年９月２０日 ２、発明の名称 ３、補正をする者 事件との関係 住所 名称 代表者 平成２年特許願第２０５８６６号 半導体装置
Claims (1)
- 【特許請求の範囲】 基板の表面に集積回路が形成される半導体装置におい
て、 前記基板の表面に形成され、前記集積回路と電気的に接
続される第１のパッドと、 前記基板の側面および裏面の少なくともいずれか一方に
形成され、前記集積回路と電気的に接続される第２のパ
ッドとを備える半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20586690A JPH0491454A (ja) | 1990-08-01 | 1990-08-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20586690A JPH0491454A (ja) | 1990-08-01 | 1990-08-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0491454A true JPH0491454A (ja) | 1992-03-24 |
Family
ID=16514020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20586690A Pending JPH0491454A (ja) | 1990-08-01 | 1990-08-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0491454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003076179A1 (de) * | 2002-03-11 | 2003-09-18 | Fibertex A/S | Vliesmaterial mit elastischen eigenschaften |
-
1990
- 1990-08-01 JP JP20586690A patent/JPH0491454A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003076179A1 (de) * | 2002-03-11 | 2003-09-18 | Fibertex A/S | Vliesmaterial mit elastischen eigenschaften |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH073840B2 (ja) | 半導体集積回路 | |
| CA2111367A1 (en) | Semiconductor Integrated Circuit Device | |
| JPH0491454A (ja) | 半導体装置 | |
| JPH0274046A (ja) | 半導体集積回路装置 | |
| JPH11330351A (ja) | 半導体装置 | |
| JPS59100550A (ja) | 半導体装置 | |
| JPH07169840A (ja) | 半導体装置 | |
| JP2839722B2 (ja) | 集積回路装置 | |
| JPH03219664A (ja) | 薄膜配線基板 | |
| JP2730220B2 (ja) | マスタースライス方式の半導体集積装置 | |
| JPH08316330A (ja) | 半導体集積回路のレイアウト方法 | |
| JPH05326833A (ja) | 半導体実装基板 | |
| JPH09148545A (ja) | 半導体装置 | |
| JP2656263B2 (ja) | 半導体集積回路装置 | |
| JPS5935461A (ja) | Ｌｓｉの実装方式 | |
| JPH04324956A (ja) | 半導体装置 | |
| JPH0726841Y2 (ja) | 半導体集積回路 | |
| JPH04329692A (ja) | 両面実装型メモリパッケージ | |
| JPS6380543A (ja) | 集積回路装置 | |
| JPH0242755A (ja) | 半導体集積回路のパッケージ | |
| JPH0629393A (ja) | 半導体集積回路 | |
| JPH0226046A (ja) | マスター・スライス半導体集積回路装置 | |
| TW326105B (en) | Testing pattern design for hypomicron DRAM manufacturing process | |
| JPH05102310A (ja) | 半導体集積回路における入出力バツフアーセル | |
| JPH0357246A (ja) | 半導体集積回路装置 |