JPH0485874A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

同一半導体基板にバイポーラトランジスタ及び相補型Ｍ
ＩＳＦＥＴを備えた混在型半導体集積回路装置に適用し
て有効な技術に関する。

〔従来の技術〕

バイポーラトランジスタ及び相補型ＭＯ５ＦＥＴ（ＣＭ
Ｏ８）を混在する高性能の混在型半導体集積回路装置の
開発が行われている。本発明者が開発中の混在型半導体
集積回路装置はＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ
　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を搭載する・前記混在
型半導体集積回路装置には縦型構造のｎｐｎ型バイポー
ラトランジスタが搭載される。

縦型構造のｎｐｎ型バイポーラトランジスタは半導体基
板上にｎ型コレクタ領域、Ｐ型ベース領域、ｎ型エミッ
タ領域の夫々を順次配列し構成される。

ｎ型コレクタ領域は真性コレクタ領域及びグラフトコレ
クタ領域で構成される。真性コレクタ領域は低不純物濃
度のｎ型エピタキシャル層又はｎ型ウェル領域で形成さ
れる。グラフトコレクタ領域は高不純物濃度のｎ型埋込
型半導体領域で形成される。Ｐ型ベース領域は前記ｎ型
エピタキシャル層又はｎ型ウェル領域の主面部に形成さ
れたＰ型半導体領域で構成される。ｎ型エミッタ領域は
Ｐ型ベース領域の主面部に形成されたｎ型半導体領域で
構成される。

前記相補型ＭＯ５ＦＥＴのｎチャネルＭＯ３ＦＥＴは、
ｎ型ウェル領域の主面に構成され、チャネル形成領域、
ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領
域で構成される。ｐチャネルＭＯ５ＦＥＴは、ｎ型ウェ
ル領域の主面部に構成され、チャネル形成領域、ゲート
絶縁膜、ゲート電極、ソース領域及びドレイン領域で構
成される。

前記ＳＲＡＭは相補性データ線とワード線との交差部に
　１　［ｂｉｔ］の情報を保持するメモリセルを配列す
る。メモリセルは情報蓄積部としてのフリップフロップ
回路とその一対の入出力端子に接続されたセル選択素子
としての転送用ＭＯ５ＦＥＴで構成される。前記フリッ
プフロップ回路は負荷素子及び恥動用ＭＯ５ＦＥＴで構
成される。

前記混在型半導体集積回路装置に搭載された縦型構造の
バイポーラトランジスタはカーク（Ｋｉｒｋ）効果を低
減して大電流動作時の遮断周波数（ｆＴ）を高めること
が要求される。カーク効果は、大電流動作時にベース領
域から真性コレクタ領域側に向って実効ベース幅が伸び
、エミッターコレクタ間電流量が低下する現象である。

このカーク効果を抑制できる技術として、例えばＩＥＥ
ＥＴｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ
　Ｄｅｖｉｃｅｓ、Ｖｏｌ、３６　、Ｎｏ。

７、Ｊｕｌｙ、１９８９．ｐｐ、１３７０〜１３７５．
に記載される技術が有効である。この文献に記載された
技術は、縦型構造のｎｐｎ型バイポーラトランジスタの
ベース領域とコレクタ領域の真性コレクタ領域との間に
真性コレクタ領域に比べて高不純物濃度のｎ型半導体領
域（Ｓ　Ｉ　Ｃ：　５ｅｌｅｃｔｉｖｅｌｙＩ　ｏｎ−
ｉｍｐｌａｎｔｅｄ　Ｃｏｌｌｅｃｔｏｒ）を構成する
。ｎ型半導体領域は、エミッタ領域に接続されるエミッ
タ引出用電極（多結晶珪素膜）を形成後に、このエミッ
タ引出用電極、ベース領域の夫々を通してベース領域の
直下の真性コレクタ領域にｎ型不純物を導入することに
より形成される。ｎ型不純物は高エネルギを使用するイ
オン打込み装置で導入される。このｎ型半導体領域は、
真性コレクタ領域の不純物濃度を高め、縦型構造のｎｐ
ｎ型バイポーラトランジスタの大電流動作時において、
真性コレクタ領域側への実効ベース幅の伸びを抑えられ
る。

前記混在型半導体集積回路装置に搭載されたＳＲＡＭは
集積度を高めることが要求される。集積度を高めるには
、メモリセルの単位面積当りの電荷蓄積量を増加し、α
線ソフトエラー耐圧を高めることが有効である。

〔発明が解決しようとする課題〕

本発明者は、前述の混在型半導体集積回路装置の開発に
先き立ち、下記の問題点が生じることを見出した。

前記縦型構造のｎｐｎ型バイポーラトランジスタの遮断
周波数を高めるｎ型半導体領域（ＳＩＣ）は、混在型半
導体集積回路装置の製造プロセスの製造工程数を増大す
る。混在型半導体集積回路装置は、構造が異なる縦型構
造のｎｐｎ型バイポーラトランジスタ及び相補型ＭＯＳ
ＦＥＴを搭載し、夫々の素子を独立に形成するので、基
本的に製造工程数が多い。また、混在型半導体集積回路
装置は、バイポーラトランジスタのみを搭載する半導体
集積回路装置に比べて、前記ｎ型半導体領域を形成する
不純物の相補型ＭＯ５ＦＥＴやＳ　ＲＡＭの形成領域へ
の導入を防止する不純物導入マスクの形成工程が製造プ
ロセスに余分に組込まれ、さらに製造工程数を増大する
。このため、混在型半導体集積回路装置は、製造プロセ
スが非常に長くなり、製造プロセスの終了までの期間が
長くなる。

また、前記混在型半導体集積回路装置は、前記ｎ型半導
体領域を廃止し、製造プロセスを短縮した場合には、縦
型構造のｎｐｎ型バイポーラトランジスタの遮断周波数
を向上できない。

本発明の目的は、縦型構造のバイポーラトランジスタ及
びＳＲＡＭを搭載する混在型半導体集積回路装置におい
て、前記縦型構造のバイポーラトランジスタの動作速度
の高速化を図ると共に、前記ＳＲＡＭの集積度を向上す
ることが可能な技術を提供することにある。

本発明の他の目的は、前記目的を達成すると共に、前記
混在型半導体集積回路装置の製造工程数を低減し、製造
プロセスの終了までの期間を短縮することが可能な技術
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を藺単に説明すれば、下記のとおりである。

（１）基体の主面からその深さ方向に向って形成された
エミッタ領域、ベース領域、コレクタ領域の夫々を順次
配列した縦型構造のバイポーラトランジスタ、前記基体
の主面に形成された転送用ＭＩＳＦＥＴの一方の半導体
領域に駆動用ＭＩＳＦＥＴのゲート電極を接続するメモ
リセルで構成されたＳＲＡＭの夫々を備えた半導体集積
回路装置において、前記縦型構造のバイポーラトランジ
スタのベース領域とコレクタ領域の真性コレクタ領域と
の間に、前記真性コレクタ領域と同一導電型で高不純物
濃度で形成された第１半導体領域を構成すると共に、前
記ＳＲＡＭのメモリセルの転送用ＭＩＳＦＥＴの一方の
半導体領域の開動用ＭＩＳＦＥＴのゲート電極との接続
部と前記基体との間に、前記第１半導体領域と同一導電
型で実質的に同一不純物濃度で形成された第２半導体領
域を構成する。

（２）基体の主面からその深さ方向に向って形成された
エミッタ領域、ベース領域、コレクタ領域の夫々を順次
配列した縦型構造のバイポーラトランジスタ、前記基体
の主面に形成された一方の半導体領域に第２ＭＩＳＦＥ
Ｔのゲート電極が接続された前記ベース領域と反対導電
型チャネルの第１ＭＩ　５ＦＥＴの夫々を備えた半導体
集積回路装置の製造方法において、前記縦型構造のバイ
ポーラトランジスタのコレクタ領域、ベース領域、前記
第１ＭＩ　５ＦＥＴ、第２ＭＩＳＦＥＴの夫々を形成す
る工程と、前記縦型構造のバイポーラトランジスタのエ
ミッタ領域の形成領域又はエミッタ開口の形成領域が開
口され、かつ前記第１ＭＩＳＦＥＴの一方の半導体領域
の第２ＭＩＳＦＥＴのゲート電極との接続部が開口され
た不純物導入マスフを形成する工程と、この不純物導入
マスクを使用し、前記縦型構造のバイポーラトランジス
タのベース領域とコレクタ領域の真性コレクタ領域との
間部にこの真性コレクタ領域と同一導電型の不純物を導
入して第１半導体領域を形成すると共に、前記第１ＭＩ
ＳＦＥＴの一方の半導体領域と前記基体との間部に前記
不純物と同一導電型の不純物を導入して第２半導体領域
を形成する工程とを備える。

（３）前記手段（２）の不純物導入マスクは、前記縦型
構造のバイポーラトランジスタのエミッタ領域又はエミ
ッタ開口を形成するマスクと同一マスクで形成される。

〔作　　用〕

上述した手段（１）によれば、前記縦型構造のバイポー
ラトランジスタのベース領域の直下において、コレクタ
領域の真性コレクタ領域の不純物濃度を前記第１半導体
領域（ペデスタルコレクタ領域）で高め、大電流動作時
にベース領域から真性コレクタ領域側に伸びる実効ベー
ス幅を低減して所謂カーク効果を低減し、縦型構造のバ
イポーラトランジスタの遮断周波数を向上できると共に
、前記ＳＲＡＭのメモリセルにおいて、転送用ＭＩＳＦ
ＥＴの一方の半導体領域の接合深さを前記第２半導体領
域で深くし、この一方の半導体領域のｐｎ接合面積を増
加できる（寄生容量を増加できる）ので、メモリセルの
情報蓄積電荷量を増加しα線ソフトエラー耐圧を向上で
きる。

上述した手段（２）によれば、前記縦型構造のバイポー
ラトランジスタのベース領域とコレクタ領域の真性コレ
クタ領域との間部に形成される第１半導体領域（ペデス
タルコレクタ領域）、前記第１ＭＩＳＦＥＴの一方の半
導体領域と基体との間部に形成される第２半導体領域の
夫々を同一製造工程で形成できるので、いずれか一方の
工程に相当する分、半導体集積回路装置の製造工程数を
低減できる。

上述した手段（３）によれば、前記不純物導入マスクを
形成する工程を縦型構造のバイポーラトランジスタのエ
ミッタ領域又はエミッタ開口を形成するマスクを形成す
る工程で兼用できるので、前者の工程に相当する分、さ
らに半導体集積回路装置の製造工程数を低減できる。

以下、本発明の構成について、ＳＲＡＭを搭載する混在
型半導体集積回路装置に本発明を適用した実施例ととも
に説明する。

なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例Ｉ） 本発明の実施例■であるＳＲＡＭを搭載する混在型半導
体集積回路装置の基本概略構成を第１図（要部断面図）
で示す。

混在型半導体集積回路装置は単結晶珪素からなるＰ〜型
半導体基板１を主体として構成される。このｐ−型半導
体基板１の主面上にはｎ−型エピタキシャル層２が構成
される。ｐ゛型半導体基板１及びｎ−型エピタキシャル
層２は半導体素子を形成する基体を構成する。前記Ｐ−
型半導体基板１の主面上にはバイポーラトランジスタＴ
ｒ、相補型ＭＩＳＦＥＴ及びＳＲＡＭが搭載される。相
補型ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴＱｎ及びｐ
チャネルＭＩＳＦＥＴＱｐ（図示しない）で構成される
。

前記バイポーラトランジスタＴｒは素子分離領域で周囲
を囲まれた領域内においてＰ°型半導体基板１の主面上
に構成される。素子分離領域はｐ−型半導体基板ｌ、埋
込型のｐ°型半導体領域４．Ｐ型ウェル領域６及び素子
分離絶縁膜７で構成される。

埋込型のｐ゛型半導体領域４は非活性領域においてＰ−
型半導体基板ｌとｎ゛型エピタキシャル層２との間に構
成される。ｐ型ウェル領域６は非活性領域においてｎ−
型エピタキシャル層２に構成される。

素子分離絶縁膜７は非活性領域においてｎ−型エピタキ
シャル層２の主面上に構成される。素子分離絶縁膜７は
選択酸化法で形成された酸化珪素膜で形成される。

前記バイポーラトランジスタＴｒはｐ゛型半導体基板１
の主面上にｎ型コレクタ領域、ｐ型ベース領域、ｎ型エ
ミッタ領域の夫々の動作領域を順次配列し構成される。

つまり、バイポーラトランジスタＴｒは縦型構造のｎｐ
ｎ型で構成される。

ｎ型コレクタ領域はｎ型ウェル領域５（又はｎ型エピタ
キシャル層２）、埋込型のｎ°型半導体領域３．コレク
タ電位引上用ｎ°型半導体領域９及びｎ型半導体領域（
ペデスタルコレクタ領域）２０で構成される。埋込型の
ｎ゛型半導体領域３は活性領域のバイポーラトランジス
タＴｒの略全域においてｐ−型半導体基板１とｎ−型エ
ピタキシャル層２との間に構成される。この埋込型のｎ
°型半導体領域３はコレクタ電流経路での抵抗を低減す
るグラフトコレクタ領域として構成される。ｎ型ウェル
領域５は、活性領域においてｎ−型エピタキシャル層２
に構成され、真性コレクタ領域として構成される。

コレクタ電位引上用ｎ°型半導体領域９は、その底面が
埋込型のｎ°型半導体領域３に接続され、活性領域にお
いてｎ−型エピタキシャルＮ２に構成される。このコレ
クタ電位引上用ｎ°型半導体領域９はコレクタ電流をｎ
型ウェル領域５の表面に引き上げるグラフトコレクタ領
域として構成される。前記ｎ型半導体領域２０は、Ｐ型
ベース領域（真性ベース領域）直下において、このＰ型
ベース領域とｎ型コレクタ領域の真性コレクタ領域であ
るｎ型ウェル領域５との間部に構成される。ｎ型半導体
領域２０は、真性コレクタ領域であるｎ型ウェル領域５
に比べて高い不純物濃度で形成され、埋込型のｎ゛型半
導体領域３やｎ型エミッタ領域（２２）に比べて低い不
純物濃度で形成される。このｎ型半導体領域２０は、バ
イポーラトランジスタＴｒの大電流動作時、ｐ型ベース
領域から真性コレクタ領域側に伸びる実効ベース幅を低
減し、所謂カーク効果を低減する目的で構成される。

ｎ型コレクタ領域のコレクタ電位引上用ｎ°型半導体領
域９には配線２５が接続される。配線２５は例えばアル
ミニウム合金膜で構成される。アルミニウム合金膜はＣ
ｕ、又はＣｕ及びＳｉが添加されたアルミニウム膜であ
る。配線２５は、眉間絶縁膜２３上に構成され、この眉
間＃ｌ！縁膜２３に形成された接続孔２４を通してコレ
クタ電位引上用ｎ°型半導体領域９に接続される。

前記Ｐ型ベース領域は真性ベース領域であるｎ型半導体
領域１１及びグラフトベース領域であるｐ゛型半導体領
域１０で構成される。このｎ型半導体領域１１、ｐ゛型
半導体領域１０の夫々は、一体に構成され（電気的に接
続され）、ｎ型ウェル領域５の主面部に構成される。ｐ
型ベース領域のグラフトベース領域であるｐ°型半導体
領域１０には配線２５が接続される。

前記ｎ型エミッタ領域は前記ｐ型ベース領域の真性ベー
ス領域であるｎ型半導体領域１１の主面部に設けられた
ｎ°型半導体領域２２で構成される。ｎ。

型半導体領域２２は、それに接続されたエミッタ引出用
電極２１に導入されたｎ型不純物をｎ型半導体領域１１
の主面部にドライブイン拡散することにより形成される
。エミッタ引出用電極２１はｎ型不純物が導入された多
結晶珪素膜で形成される。この多結晶珪素膜は製造プロ
セス中において第２層目のゲート材形成工程により形成
される。前記エミッタ引出用電極２１は層間絶縁膜１８
に形成されたエミッタ開口１９を通してｎ°型半導体領
域２２に接続される。つまり、ｎ型エミッタ領域である
ｎ゛型半導体領域２２はエミッタ引出用電極２１に対し
て自己整合で形成される。エミッタ引出用電極２１は配
線２５に接続される。

前記混在型半導体集積回路装置に搭載されたＳＲＡＭの
メモリセルは、第２図（等価回路図）に示すように、相
補性データ線ＤＬ及びＤＬとワード線ＷＬとの交差部に
配置される。メモリセルは情報蓄積部としてのフリップ
フロップ回路とその一対の入出力端子に接続された２個
の転送用ＭＩＳＦＥＴＱｔで構成される。前記フリップ
フロップ回路は２個の駆動用ＭＩＳＦＥＴＱｄ及び２個
の高抵抗負荷素子Ｒで構成される。Ｖｃｃは電源電圧例
えば回路の動作電位５［ｖ］である。Ｖｓｓは基準電圧
例えば回路の接地電位０［Ｖ］である。同第２図に示す
メモリセルは、回路的に、転送用ＭＩＳＦＥＴＱｔの一
方の半導体領域と駆動用ＭＩＳＦＥＴＱｄとの接続部つ
まりフリップフロップ回路の入出力端子に相当する位置
が情報となる電荷を蓄積する電荷蓄積ノードとなる。

前記ＳＲＡＭのメモリセルの転送用ＭＩＳＦＥＴＱｔ、
駈動用ＭＩＳＦＥＴＱｄの夫々は、前記第１図に示すよ
うに、素子分離絶縁膜７で周囲を囲まれた領域内におい
てｐ型ウェル領域６の主面に構成される。ｐ型ウェル領
域６の底部分には埋込型のｐ・型半導体領域４が構成さ
れる。前記転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥ
ＴＱｄの夫々はＰ型ウェル領域（チャネル形成領域）６
、ゲート絶縁膜１３、ゲート電極１４、ソース領域及び
ドレイン領域で構成される。

前記ゲート絶縁膜１３は例えばＰ型ウェル領域６の主面
を酸化して形成した酸化珪素膜で形成される。

ゲート電極１４は例えばｎ型不純物が導入された多結晶
珪素膜で構成される。多結晶珪素膜は製造プロセス中に
おいて第１層目のゲート材形成工程により形成される。

転送用ＭＩＳＦＥＴＱｔのゲート電極１４はそのゲート
幅方向において図示しないワード線（１４）と一体に構
成される。また、ゲート電極１４は、多結晶珪素膜に限
定されず、高融点金属膜若しくは高融点金属珪化膜の単
１、或は多結晶珪素膜上に高融点金属膜若しくは高融点
金属珪化膜を積層した複合膜で構成してもよい。ゲート
電極１４上には＃！縁膜（例えば酸化珪素膜）１５が構
成される。

ソース領域、ドレイン領域の夫々は基本的には低不純物
濃度のｎ型半導体領域１６及び高不純物濃度のｎ°型半
導体領域１７で構成される。低不純物濃度のｎ型半導体
領域１６は、ゲート電極１４に対して自己整合で形成さ
れ、主にＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　
Ｄ　ｒａｉｎ）構造を構成する。高不純物濃度のｎ・型
半導体領域１７はゲート電極１４の側壁にそれに対して
自己整合で形成されたサイドウオールスペーサ（符号を
付けない）に対して自己整合で形成される。

サイドウオールスペーサは例えば酸化珪素膜で形成され
る。

前記転送用ＭＩＳＦＥＴＱｔの一方のゴ型半導体領域１
７には駆動用ＭＩＳＦＥＴＱｄのゲート電極１４がその
ゲート幅方向に延在し直接々続される（所謂ダイレクト
コンタクト部）。このｎ°型半導体領域１７のゲート電
極１４の接続部分において、ゲート電極１４下には、ｎ
°型半導体領域１７に一体に接続されたｎ゛型半導体領
域１２が構成される。ソース領域、トレイン領域の夫々
であるｎ°型半導体領域１７は、ゲート電極１４を不純
物導入マスクとしたイオン打込み法でｎ型不純物を導入
することにより形成される。つまり、前記一方のｎ°型
半導体領域１７とゲート電極１４との接続部分において
、ゲート電極１４下にはｎ゛型半導体領域１７が形成さ
れないので、この一方のゴ型半導体領域１７とゲート電
極１４とを電気的に確実に接続する目的でｎ゛型半導体
領域１２が構成される。ｎ°型半導体領域１２は製造プ
ロセスにおいてゲート電極１４を形成する工程前に形成
される。

また、前記転送用ＭＩＳＦＥＴＱｔの一方のｎ゛型半導
体領域１７と駆動用ＭＩＳＦＥＴＱｄのゲート電極１４
との接続部分においては、ｎ型半導体領域２０が構成さ
れる。ｎ型半導体領域２０は、一方のｎ゛型半導体領域
１７とｐ型ウェル領域６との間に形成され、一方のｎ°
型半導体領域１７と電気的に接続される。つまり、転送
用ＭＩＳＦＥＴＱｔの一方のソース領域又はドレイン領
域はｎ型半導体領域１６、ｎ°型半導体領域１７、ゴ型
半導体領域１２及びｎ型半導体領域２０で構成される。

ｎ型半導体領域２０は、転送用ＭＩＳＦＥＴＱｔの一方
のソース領域又はドレイン領域において、ｐｎ接合深さ
（ｘｊ）を他のｎ°型半導体領域１７等に比べて深くし
、ｐ型ウェル領域６との間に形成されるｐｎ接合面積を
増加できる。すなわち、ｎ型半導体領域２０は、転送用
ＭＩＳＦＥＴＱｔの一方のソース領域又はドレイン領域
とＰ型ウェル領域６とのｐｎ接合部に形成される寄生容
量を増加できる。この転送用ＭＩＳＦＥＴＱｔの一方の
ソース領域又はドレイン領域は、メモリセルの情報蓄積
ノードに相当する。

このｎ型半導体領域２０は、前記バイポーラトランジス
タＴｒのｐ型ベース領域直下に構成されたｎ型半導体領
域（ペデスタルコレクタ領域）２０と同一製造工程で形
成され、同一導電型でかつ同一不純物濃度で構成される
。

前記転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又は
ソース領域であるｎ゛型半導体領域１７には相補性デー
タ線（Ｄ　Ｌ　）２５が接続される。この相補性データ
線２５は前記配線２５と同−導電層で構成される。

前記ＳＲＡＭのメモリセルの高抵抗負荷素子Ｒは、同第
１図に示すように、多結晶珪素膜２１で構成される。こ
の多結晶珪素膜２１には実質的に抵抗値を低減する不純
物が導入されない。この多結晶珪素膜２１は層間絶縁膜
１８に形成された開口１９を通して前記転送用ＭＩＳＦ
ＥＴＱｔの一方のｎ・型半導体領域１７及び駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極１４に接続される。また、こ
の多結晶珪素膜２１には電源電圧配線（Ｖｃｃ）２１が
一体に構成される。

この電源電圧配線２１はｎ型不純物が導入された多結晶
珪素膜で構成される。前記高抵抗負荷素子Ｒである多結
晶珪素膜２１．電源電圧配線２１の夫々は前記エミッタ
引出用電極２１と同一導電層で構成される。

相補型ＭＩＳＦＥＴのｎチャネルＭＩＳＦＥＴは、図示
しないが、前記ＳＲＡＭのメモリセルを構成する転送用
ＭＩＳＦＥＴＱｔ、恥動用ＭＩＳＦＥＴＱｄの夫々と実
質的に同一構造で構成される。また、相補型ＭＩＳＦＥ
ＴのｎチャネルＭＩＳＦＥＴは、図示しないが、素子分
離絶縁膜７で周囲を囲まれた領域内においてｎ型ウェル
領域５の活性領域の主面に構成される。つまり、Ｐチャ
ネルＭＩＳＦＥＴは、ｎ型ウェル領域（チャネル形成領
域）５、ゲート絶縁膜１３、ゲート電極１４、ソース領
域及びドレイン領域である一対のｐ゛型半導体領域で構
成される。

次に、前記ＳＲＡＭを搭載する混在型半導体集積回路装
置の製造方法について、第３図及び第４図（各製造工程
毎に示す要部断面図）を使用し、簡単に説明する。

まず、一般的な混在型半導体集積回路装置の製造プロセ
スに基づき、縦型構造のｎｐｎ型バイポーラトランジス
タＴｒのｎ型コレクタ領域（３゜５及び９）、ｐ型ベー
ス領域（１０及び１１）、ｎチャネルＭＩＳＦＥＴ、ｎ
チャネルＭＩＳＦＥＴの夫々を形成する。ＳＲＡＭのメ
モリセルの転送用ＭＩＳＦＥＴＱｔ、闘動用ＭＩＳＦＥ
ＴＱｄの夫々は前記ｎチャネルＭＩＳＦＥＴを形成する
工程と実質的に同一製造工程で形成される。転送用ＭＩ
ＳＦＥＴＱｔの一方のｎ°型半導体領域１７、駆動用Ｍ
ＩＳＦＥＴＱｄのゲート電極１４の夫々は、ゲート電極
１４の形成前に予じめ形成されたｎ゛型半導体領域１２
を介して電気的に接続される。このｎ°型半導体領１１
２はｎ゛型半導体領域１７と実質的に同程度の１０″’
［ａｔｏｍｓ／ｆｆｌ］程度の高い不純物濃度で形成さ
れる。

次に、縦型構造のバイポーラトランジスタＴｒの形成領
域上、ＳＲＡＭのメモリセル上、相補型ＭＩＳＦＥＴ上
を含む基体全面に層間絶縁膜１８を形成する。この眉間
絶縁膜１８は、主に下層ゲート材と上層ゲート材との間
の絶縁分離を目的とし、例えばＣＶＤ法で堆積した酸化
珪素膜で形成し、１８０〜２５０［ｎｍ］程度の膜厚で
形成する。

次に、前記層間絶縁膜１８上の全面にマスク２６を形成
する。マスク２６は、縦型構造のｎｐｎ型バイポーラト
ランジスタＴｒのｎ型エミッタ領域又はエミッタ開口の
形成領域、及びＳＲＡＭのメモリセルの転送用ＭＩＳＦ
ＥＴＱｔの一方のｎ°型半導体領域１７と駆動用ＭＩＳ
ＦＥＴＱｄのゲート電極１４との接続部において開口２
７を有する。マスク２６は、エツチングマスク及び不純
物導入マスクとして使用し、例えばフォトリソグラフィ
技術で形成されたフォトレジスト膜で形成する。

次に、前記マスク２６を使用し、開口２７から露出する
眉間絶縁膜１８及びその下層の絶縁膜を除去し。

エミッタ開口１９及び開口１９の夫々を形成する。エミ
ッタ開口１９は縦型構造のｎｐｎ型バイポーラトランジ
スタＴｒの形成領域において形成される。

開口１９はＳＲＡＭのメモリセルの転送用ＭＩＳＦＥＴ
Ｑｔの一方のｎ°型半導体領域１７と駆動用Ｍ、　ｌ５
ＦＥＴＱｄのゲート電極１４との接続部において形成さ
れる。なお、開口１９はＳＲＡＭのメモリセルに限らず
、相補型ＭＩＳＦＥＴの領域においても形成される。

次に、前記マスク２６を使用し、縦型構造のｎｐｎ型バ
イポーラトランジスタＴｒの形成領域、メモリセルの形
成領域の夫々にｎ型不純物２０ｎを導入し、第３図に示
すように、ｎ型半導体領域２０を形成する。縦型構造の
ｎｐｎ型バイポーラトランジスタＴｒの形成領域におい
て、ｎ型不純物２０ｎはｐ型ベース領域の真性ベース領
域であるｎ型半導体領域１１、ｎ型コレクタ領域の真性
コレクタ領域であるｎ型ウェル領域５の夫々の間部に導
入され、この領域にｎ型半導体領域２０が形成される。

つまり、ｎ型半導体領域２０はＰ型ベース領域直下のＰ
型ベース領域（真性ベース領域）とｎ型コレクタ領域（
真性コレクタ領域）との間部に形成される。

ＳＲＡＭのメモリセルの形成領域において、ｎ型不純物
２Ｏｎは転送用ＭＩＳＦＥＴＱｔの一方のｎ・型半導体
領域１７とＰ型ウェル領域６との間部に導入され、この
領域にｎ型半導体領域２０が形成される、前記ｎ型不純
物２Ｏｎは、１０　”〜１０１２［ａｔ。

ａｓ／ａｌコ程度のリン（Ｐ）を使用し、１４０〜１６
０ＣＫ　ｅ　Ｖ］程度の若干高いエネルギ量を使用する
イオン打込み装置で導入する。

混在型半導体集積回路装置においては、縦型構造のｎｐ
ｎ型バイポーラトランジスタＴｒの他に。

ＳＲＡＭのメモリセルの転送用ＭＩＳＦＥＴＱｔ（開口
１９の領域は除く）、駆動用ＭＩＳＦＥＴＱｄ及び相補
型ＭＩＳＦＥＴが搭載されるが、これらの領域は、マス
ク２６で覆われ、ｎ型不純物２０ｎが導入されない。つ
まり、混在型半導体集積回路装置において、前述のＭＩ
ＳＦＥＴのソース領域、ドレイン領域の夫々特にチャネ
ル形成領域側にｎ型不純物２０ｎが導入されないので、
短チヤネル効果の発生やホットキャリアの発生等、縦型
構造のｎｐｎ型バイポーラトランジスタＴｒにｎ型半導
体領域（ペデスタルコレクタ領域）２０を形成したこと
によるＭＩＳＦＥＴの特性の劣化等の弊害が生じない。

次に、前記マスク２６を除去し、第４図に示すように、
エミッタ引出用電極２１及びｎ型エミッタ領域であるｎ
゛型半導体領域２２、高抵抗負荷素子Ｒである多結晶珪
素膜２１等を形成する。

次に、眉間絶縁膜２３、接続孔２４．配線２５及び相補
性データ線２５を形成することにより、前述の第１図に
示す混在型半導体集積回路装置が完成する。

このように、基体（１及び２）の主面からその深さ方向
に向って形成されたｎ型エミッタ領域、ｐ型ベース領域
、ｎ型コレクタ領域の夫々を順次配列した縦型構造のｎ
ｐｎ型バイポーラトランジスタＴｒ、前記基体の主面に
形成された転送用ＭＩＳＦＥＴＱｔの一方のｎ°型半導
体領域１７に駆動用ＭＩＳＦＥＴＱｃｌのゲート電極１
４を接続するメモリセルで構成されたＳＲＡＭの夫々を
備えた混在型半導体集積回路装置において、前記縦型構
造のｎｐｎ型バイポーラトランジスタＴｒのｐ型ベース
領域（Ｐ型半導体領域１１）とｎ型コレクタ領域の真性
コレクタ領域（ｎ型ウェル領域５）との間に、前記真性
コレクタ領域と同一導電型で高不純物濃度で形成された
ｎ型半導体領域（ペデスタルコレクタ領域）２０を構成
すると共に、前記ＳＲＡＭのメモリセルの転送用ＭＩＳ
ＦＥＴＱｔの一方のｎ。

型半導体領域１７の駆動用ＭＩＳＦＥＴＱｄのゲート電
極１４との接続部と前記基体（Ｐ型ウェル領域６）との
間に、前記ｎ型半導体領域２０と同一導電型で実質的に
同一不純物濃度で形成されたｎ型半導体領域２０を構成
する。この構成により、前記縦型構造のｎｐｎ型バイポ
ーラトランジスタＴｒのｐ型ベース領域の直下において
、ｎ型コレクタ領域の真性コレクタ領域であるｎ型ウェ
ル領域５の不純物濃度を前記ｎ型半導体領域（ペデスタ
ルコレクタ領域）　２０で高め、大電流動作時にＰ型ベ
ース領域の真性ベース領域（ｐ型半導体領域！りから真
性コレクタ領域側に伸びる実効ベース幅を低減して所謂
カーク効果を低減し、縦型構造のｎｐｎ型バイポーラト
ランジスタＴｒの遮断周波数を向上できると共に、前記
ＳＲＡＭのメモリセルにおいて、転送用ＭＩＳＦＥＴＱ
ｔの一方のざ型半導体領域１７の接合深さを前記ｎ型半
導体領域２０で深くし、この一方のｎ゛型半導体領域１
７のｐｎ接合面積を増加できる（寄生容量を増加できる
）ので、メモリセルの情報蓄積電荷量を増加しα線ソフ
トエラー耐圧を向上できる。この結果、混在型半導体集
積回路装置の動作速度の高速化を図れると共に、集積度
を向上できる。

また、基体の主面からその深さ方向に向って形成された
ｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域
の夫々を順次配列した縦型構造のｎｐｎ型バイポーラト
ランジスタＴｒ、前記基体の主面に形成された一方のゴ
型半導体領域１７に駆動用ＭＩＳＦＥＴＱｄのゲート電
極１４が接続されたｎチャネル型の転送用ＭＩＳＦＥＴ
Ｑｔの夫々を備えた混在型半導体集積回路装置の製造方
法において、前記縦型構造のｎｐｎ型バイポーラトラン
ジスタＴｒのｎ型コレクタ領域（３，５及び９）、ｐ型
ベース領域（１０及び１１）、前記転送用ＭＩ　５ＦＥ
ＴＱｔ、能動用ＭＩＳＦＥＴＱｄの夫々を形成する工程
と、前記縦型構造のｎｐｎ型バイポーラトランジスタＴ
ｒのｎ型エミッタ領域の形成領域又はエミッタ開口の形
成領域に開口２７を有し、かつ前記転送用ＭＩＳＦＥＴ
Ｑｔの一方のｎ゛型半導体領域１７の駆動用ＭＩＳＦＥ
ＴＱｄのゲート電極１４との接続部に開口２７を有する
マスク２６を形成する工程と、このマスク２６を使用し
、前記縦型構造のｎｐｎ型バイポーラトランジスタＴｒ
のｐ型ベース領域（真性ベース領域であるｎ型半導体領
域１１）とｎ型コレクタ領域の真性コレクタ領域である
ｎ型ウェル領域５との間部にｎ型不純物２Ｏｎを導入し
てｎ型半導体領域２０を形成すると共に、前記転送用Ｍ
ＩＳＦＥＴＱｔの一方のｎ゛型半導体領域１７と前記基
体（ｎ型ウェル領域５）との間部に前記ｎ型不純物２０
ｎと同一のｎ型不純物２０ｎを導入してｎ型半導体領域
２０を形成する工程とを備える。

この構成により、前記縦型構造のｎｐｎ型バイポーラト
ランジスタＴｒのｐ型ベース領域とｎ型コレクタ領域の
真性コレクタ領域との間部に形成されるｎ型半導体領域
（ペデスタルコレクタ領域）２０、前記転送用ＭＩＳＦ
ＥＴＱｔの一方のｎ゛型半導体領域１７と基体との間部
に形成されるｎ型半導体領域２０の夫々を同一製造工程
で形成できるので、いずれか一方の工程に相当する分、
混在型半導体集積回路装置の製造工程数を低減できる。

さらに、前記ｎ型半導体領域２０を形成するｎ型不純物
２Ｏｎを導入する際のマスク２６は、エミッタ開口１日
又は開口！９を形成するマスク２６を兼用できるので、
前記ｎ型不純物２Ｏｎを導入するマスク２６を形成する
工程に相当する分、さらに混在型半導体集積回路装置の
製造工程数を低減できる。この結果、混在型半導体集積
回路装置の製造プロセスの終了までの期間を短縮できる
。

（実施例■） 本実施例■は、前記実施例■の混在型半導体集積回路装
置の製造プロセスにおいて、ｎ型半導体領域２０を形成
するｎ型不純物２０ｎの導入の際のマスクを変えた、本
発明の第２実施例である。

本発明の実施例■であるＳＲＡＭを搭載する混在型半導
体集積回路装置の製造方法について、第５図（所定の製
造工程での要部断面図）を使用し、簡単に説明する。

前記実施例■の混在型半導体集積回路装置の製造方法と
同様に眉間絶縁膜１８を形成する。この眉間＃！縁膜１
８は、不純物導入マスクとしても使用する目的で、前述
に比べて厚い膜厚例えば３００〜５００［ｎｍｌ程度の
膜厚で形成される。

次に、フォトリソグラフィ技術で形成されたフォトレジ
ストマスク（図示しない）を使用し、縦型構造のｎｐｎ
型バイポーラトランジスタＴｒの形成領域にエミッタ開
口１９、ＳＲＡＭのメモリセルの形成領域に開口１９の
夫々を形成する。この後、前記フォトレジストマスクは
除去される。

次に、前記エミッタ開口１９で規定された領域内に露出
するｐ型ベース領域の真性コレクタ領域であるｎ型半導
体領域１１の表面、開口１９で規定された領域内に露出
する転送用ＭＩＳＦＥＴＱｔの一方のｎ°型半導体領域
１７の表面の夫々にＩＩｅ縁膜（符号は付けない）を形
成する。この絶縁膜は不純物導入の際の基体表面のダメ
ージの低減、重金属汚染物質の侵入の低減等を目的とし
て形成される。

絶縁膜は、例えば熱酸化法で形成した酸化珪素膜で形成
し、４〜６　［ｎ　ｍ］径程度薄い膜厚で形成する。

次に、前記層間ａ＠縁膜１８を不純物導入マスクとして
使用し、エミッタ開口１９．開口１９の夫々を通してｎ
型不純物２０ｎを基体中に導入し、第５図に示すように
、ｎ型半導体領域２０を形成する。

この後、前記実施例■の混在型半導体集積回路装置の製
造プロセスと同様の工程を施すことにより、本実施例の
混在型半導体集積回路装置は完成する。

このように、混在型半導体集積回路装置の製造方法にお
いて、ｎ型半導体領域２０を形成するｎ型不純物２Ｏｎ
の導入のマスクを眉間絶縁膜１８で形成することにより
、ｎ型不純物２０ｎの導入の前に基体表面のダメージの
低減等を行う絶縁膜を形成できる。

（実施例ｍ） 本実施例■は、前記実施例■の混在型半導体集積回路装
置の製造プロセスにおいて、基体表面のダメージの低減
等を行う絶縁膜の形成工程を省略した、本発明の第３実
施例である。

本発明の実施例■であるＳＲＡＭを搭載する混在型半導
体集積回路装置の製造方法について、第６図（所定の製
造工程での要部断面図）を使用し、簡単に説明する。

前記実施例Ｉ、■の夫々の混在型半導体集積回路装置の
製造方法と同様に層間絶縁膜１８を形成する。この眉間
絶縁膜１８は、ｎ型半導体領域２０を形成するｎ型不純
物２Ｏｎの導入の際の基体表面のダメージの低減、重金
属汚染物質の侵入の低減等を目的として、前述に比べて
薄い膜厚例えば５０〜１００［ｎｍ］程度の膜厚で形成
される。

次に、層間絶縁膜１８上の全面にマスク２６を形成する
。マスク２６は前記実施例Ｉと同様に開口２７が形成さ
れる。

次に、前記マスク２６を使用し、開口２７で規定された
領域内において、前記層間絶縁膜１８を通してｎ型不純
物２Ｏｎを基体中に導入し５第６図に示すように、ｎ型
半導体領域２０を形成する。つまり。

眉間絶縁膜１８はｎ型不純物２０ｎの導入の際の基体表
面のダメージの低減等を行える。

次に、前記マスク２６を使用し、縦型構造のｎｐｎ型バ
イポーラトランジスタＴｒの形成領域にエミッタ開口１
９、ＳＲＡＭのメモリセルの形成領域に開口１９の夫々
を形成する。この後、前記マスク２６は除去される。

この後、前記実施例Ｉの混在型半導体集積回路装置の製
造プロセスと同様の工程を施すことにより、本実施例の
混在型半導体集積回路装置は完成する。

このように、混在型半導体集積回路装置の製造方法にお
いて、ｎ型半導体領域２０を形成するｎ型不純物２０ｎ
の導入を薄い膜厚の眉間絶縁１１！１ｇを通して行うこ
とにより、ｎ型不純物２Ｏｎの導入の際に基体表面のダ
メージの低減等を行う絶縁膜を形成する工程に相当する
分、製造工程数を低減できる。

以上５本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。

例えば、本発明は、ＳＲＡＭを搭載する混在型半導体集
積回路装置に限定されず、バイポーラトランジスタ及び
一方の半導体領域にＭＩＳＦＥＴのゲート電極が接続さ
れるＭＩＳＦＥＴを有する混在型半導体集積回路装置に
広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

ＳＲＡＭを搭載する混在型半導体集積回路装置において
、動作速度の高速化を図ると共に、集積度を向上できる
。

また、混在型半導体集積回路装置において、製造プロセ
スの終了までの期間を短縮できる。

【図面の簡単な説明】

第１図は１本発明の実施例ＩであるＳＲＡＭを搭載する
混在型半導体集積回路装置の基本概略構成を示す要部断
面図、 第２＠は、前記ＳＲＡＭのメモリセルの等価回路図。 第３図及び第４図は、前記混在型半導体集積回路装置の
製造方法を説明するための各製造工程毎に示す要部断面
図、 第５図は１本発明の実施例■であるＳＲＡＭを搭載する
混在型半導体集！ｉｔ回路装置の所定の製造工程におけ
る要部断面図、 第６図は、本発明の実施例■であるＳＲＡＭを搭載する
混在型半導体集積回路装置の所定の製造工程における要
部断面図である。 図中、１・・・半導体基板、２・・・エピタキシャル層
、３　、４　、９　、１０．１１．１２．１６．１７．
２０．２２・・・半導体領域、５，６・・・ウェル領域
、１４・・・ゲート電極、１８・・層間絶縁膜、１９・
・・エミッタ開口又は開口、２トエミッタ引出用電極又
は多結晶珪素膜、２５・・配線又は相補性データ線、２
６・・・マスク、２７・・・開口、Ｔｒ・・・バイポー
ラトランジスタ、Ｑｔ、Ｑｄ・・・ＭＩＳＦＥＴ、Ｒ・
・・高抵抗負荷素子である。

Claims (1)

1. 【特許請求の範囲】 １、基体の主面からその深さ方向に向って形成されたエ
   ミッタ領域、ベース領域、コレクタ領域の夫々を順次配
   列した縦型構造のバイポーラトランジスタ、前記基体の
   主面に形成された転送用ＭＩＳＦＥＴの一方の半導体領
   域に駆動用ＭＩＳＦＥＴのゲート電極を接続するメモリ
   セルで構成されたＳＲＡＭの夫々を備えた半導体集積回
   路装置において、前記縦型構造のバイポーラトランジス
   タのベース領域とコレクタ領域の真性コレクタ領域との
   間に、前記真性コレクタ領域と同一導電型で高不純物濃
   度で形成された第１半導体領域を構成すると共に、前記
   ＳＲＡＭのメモリセルの転送用ＭＩＳＦＥＴの一方の半
   導体領域の駆動用ＭＩＳＦＥＴのゲート電極との接続部
   と前記基体との間に、前記第１半導体領域と同一導電型
   で実質的に同一不純物濃度で形成された第２半導体領域
   を構成したことを特徴とする半導体集積回路装置。 ２、基体の主面からその深さ方向に向って形成されたエ
   ミッタ領域、ベース領域、コレクタ領域の夫々を順次配
   列した縦型構造のバイポーラトランジスタ、前記基体の
   主面に形成された一方の半導体領域に第２ＭＩＳＦＥＴ
   のゲート電極が接続された前記ベース領域と反対導電型
   チャネルの第１ＭＩＳＦＥＴの夫々を備えた半導体集積
   回路装置の製造方法において、前記縦型構造のバイポー
   ラトランジスタのコレクタ領域、ベース領域、前記第１
   ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴの夫々を形成する工程
   と、前記縦型構造のバイポーラトランジスタのエミッタ
   領域の形成領域又はエミッタ開口の形成領域が開口され
   、かつ前記第１ＭＩＳＦＥＴの一方の半導体領域の第２
   ＭＩＳＦＥＴのゲート電極との接続部が開口された不純
   物導入マスクを形成する工程と、この不純物導入マスク
   を使用し、前記縦型構造のバイポーラトランジスタのベ
   ース領域とコレクタ領域の真性コレクタ領域との間部に
   この真性コレクタ領域と同一導電型の不純物を導入して
   第１半導体領域を形成すると共に、前記第１ＭＩＳＦＥ
   Ｔの一方の半導体領域と前記基体との間部に前記不純物
   と同一導電型の不純物を導入して第２半導体領域を形成
   する工程とを備えたことを特徴とする半導体集積回路装
   置の製造方法。 ３、前記不純物導入マスクは、縦型構造のバイポーラト
   ランジスタのエミッタ領域又はエミッタ開口を形成する
   マスクと同一マスクで形成されることを特徴とする請求
   項２に記載の半導体集積回路装置の製造方法。