JPH0482322A - 符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は符号化回路に関し、特に、画像圧縮のために固
定長符号を可変長符号に変換するものに好適の符号化回
路に関する。

（従来の技術） 近時、電子機器におけるディジタル技術の進歩は著しい
。ディジタル画像処理技術の分野においては、画像圧縮
技術の進歩に目覚ましいものがある。この画像圧縮技術
は、ディジタル伝送及び記録等の効率を向上させるため
に、より小さいビットレイトで画像を符号化する技術で
ある。この技術としては、予測符号化技術及び直交符号
化技術（ｒＴＶ画像の多次元処理」吹抜敬彦著、日刊工
業新聞社列に詳述）等がある。更に、これらの符号化に
よって圧縮された符号に対して、可変長符号化を施すこ
とによって、更に一層の画像圧縮が可能である。可変長
符号化は符号の発生頻度に応じて、符号化のビット幅を
変化させるものであり、固定長符号に比してビットレイ
トを小さくすることができる。

次に、可変長符号の一例としてハフマン符号の生成方法
を第５図を参照して説明する。第５図（ａ）はハフマン
符号の生成過程を示し、第５図（ｂ）はハフマン符号の
木を示している。

いま、を個の固定長符号Ｓ１　、　Ｓ２　、・・・、８
℃をハフマン符号に変換するものとする。第５図はｔ＝
６の場合の例を示している。先ず、これらの符号Ｓ１乃
至Ｓ６をその発生頻度（生起確率）が大きい順に並べる
。符号Ｓ１乃至Ｓ６の生起確率は、第５図（ａ）に示す
ように、夫々０．３５．０．２０゜０．１５．０．１５
．０．１０．０．０５であり、符号Ｓ１乃至Ｓ６の順に
並べられている。次に、生起確率が最も小さい方から２
つの符号を１組として、その合成確率（２つの生起確率
の和）を求める。第５図では、符号Ｓ６．Ｓ５の生起確
率が小さく、その合成確率は０．１５である。

次に、この１組と他の符号について、生起確率（又は合
成確率）が大きい順に並べ変える。次いで、生起確率（
又は合成確率）が最も小さい方がら２つの符号（又は組
）を新たな１組として、その合成確率を求める６以後、
これらの処理を経返し、第５図（ａ）に示すように、合
成確率が１となるまで並び変えを行う。

次に、第５図（ａ）に基づいて、第５図（ｂ）に示す符
号の木を作成する。そして、この符号の木の枝分かれに
従って“０”と“１”を割当てる。

第５図（ｂ）では、上側の枝を“０”、下側の技を“１
”にしている。この枝分かれに沿ってハフマン符号を得
る０例えば、固定長符号ｓ４は、第５図の太線で示すよ
うに、“０”の枝を通り、“１”の枝を通り、最後に“
Ｏ゛の枝を通ることによって、”　０１０”というハフ
マン符号に変換される。このようにして求めた符号Ｓ１
乃至Ｓ６のハフマン符号を下記第１表に示す。

第１表 この第１表に示すように、生起確率が高い場合には短い
ビット長のハフマン符号に変換され、生起確率が低い場
合には長いビット長のハフマン符号に変換される。これ
により、全体ではビットレイトを低減することができる
。

ところで、近時、画像データの圧縮方法の標準化が検討
されている。第６図乃至第８図はこのような画像データ
の標準的な圧縮方法を説明するための説明図である。

先ず、第６図に示すように、１フレームの画像を８×８
画素の複数のブロックに分割する。次に、各ブロックの
画像データを、例えば第７図の番号に示す順番のように
、所定の規則に従って読出してシリアルデータに変換す
る。いま、読出したシリアルデータが第８図に示すもの
であるとする。

このシリアルデータに対して、“０”が続く数と、“０
“でないデータの値との組合わせを作る。第８図のデー
タでは、（２，１）、（２，５）（３，１２）、・・の
組合わせが作成される。更に、この各数字の組に対して
ハフマン符号化（２次元ハフマン符号化）を行うように
なっている。

第９図はこのようなハフマン符号化を行う従来の符号化
回路を示すブロック図である。

入力端子１には、第７図の各画素のデータがクロックに
よって読出されて、第８図に示すシリアルデータとなっ
て入力される。１ブロックの全画素のデータを６４クロ
ツク（以下、１ブロック期間という）で読出して入力端
子１に与えることになる。このシリアルデータは入力制
御回路２を介して符号化処理回路３に与える。また、入
力端子１からのシリアルデータはビット配分量計算回路
４にも与える。ビット配分量計算回路４は、一画面を示
す情報を効率よく圧縮するために、画像の各ブロック毎
に符号化後のビット数の上限を決めるためのビット配分
量を求めて符号化処理回路３に出力する。すなわち、こ
のビット配分量によって、細かい絵柄を有するブロック
に対しては符号化後のビット数の上限を高くし、絵柄が
比較的粗いブロックに対してはビット配分量を低くする
ようにしている。符号化処理回路３は画面の絵柄の細か
さに応じたビット配分量で入力される画像データをハフ
マン符号化して出力端子６から出力する。

ところで、ハフマン符号化に要する時間はハフマン符号
のビット数と相関がある。したがって、ビット配分量計
算回路４によって設定される各ブロック毎のビット配分
量によって、１ブロックのシリアルデータがリアルタイ
ムでハフマン符号に変換されるか否かが決定する。

いま、符号化処理回路３が１クロツクで８ビツト長のハ
フマン符号を出力するものとする。そうすると、入力端
子１から１ブロックのシリアルの画像データが入力され
る期間（１ブロック期間）には、符号化処理回路は８Ｘ
６４＝５１２　（ビット）のデータを符号化出力として
出力することになる。したがって、所定の１ブロックの
ビット配分量が５１２ビツト以下である場合には、符号
化処理回１３はリアルタイムでハフマン符号化を行うこ
とができる。しかしながら、ビット配分量が５１２ビツ
トを越えた場合には、１ブロックのシリアルデータに対
する符号化は１ブロック期間内に終了しない。

そこで、第９図の回路では、ビット配分量が５１２ビツ
トよりも大きいか否かにより、シリアルデータの入力を
制御するようにしている。すなわち、ビット配分量計算
回路４からのビット配分量を加算回路５にも与える。加
算回路５には“５１２”を示すデータも入力されており
、加算回路５は“５１２′からビット配分量を減算する
。ビット配分量が５１２を越えると、加算回路５がらの
加算結果のＭＳＢ　（最上位ビット）はハイレベル（以
下、“Ｈ”という）となる。この“Ｈ′のＭＳＢを一時
停止信号として入力制御回路２に与え、入力制御回路２
は次のブロックの画像データの符号化処理回路３への供
給を停止させる。符号化処理回路３は符号化が終了する
と、符号化終了信号を入力制御回路２に出力しており、
これにより、入力制御回路２は次のブロックのシリアル
データを符号化処理回路３へ与える。以後、この動作が
繰返されて、１フレームの画像データがハフマン符号化
されるに のように、ビット配分量が５１２ビツトを超過した場合
には、画像データの符号化処理回路への供給を停止させ
る必要があり、符号化に長時間を要するという問題があ
った。また、シリアルデータの“０”が続く時間によっ
て、ハフマン符号化の処理時間が不規則となってしまい
処理速度が遅いという問題もあった。

（発明が解決しようとする課題） このように、上述した従来の符号化回路においては、ビ
ット配分量によっては、画像データの入力を停止させる
必要があり、また、“０”の画像データが連続する数に
よってハフマン符号化の処理時間が異なることがら、ハ
フマン符号化に長時間を要してしまうという問題点があ
った。

本発明はかかる問題点に鑑みてなされたものであって、
高速動作を可能にすることができる符号化回路を提供す
ることを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の請求項１に係る符号化回路は、１ブロックのシ
リアル画像データを記憶可能な複数の領域を有する記憶
手段と、前記１ブロックのシリアル画像データが入力さ
れる期間毎に前記記憶手段の領域を切換選択して入力さ
れるシリアル画像データを記憶させる第１の切換手段と
、前記シリアル画像データが入力されて各ブロック毎の
ビット配分量を求めるビット配分量計算回路と、前記ビ
ット配分量に基づく符号量で前記記憶手段から読出され
たデータを符号化して出力する符号化処理回路と、前記
１ブロックのシリアル画像データが入力される期間内に
前記符号化処理回路によって符号化することができずに
残った所定のブロックのシリモル画像デりに対して前記
符号化処理回路が行う符号化の符号量と次の１ブロック
のシリアル画像データに対する前記ビット配分量との和
のビット数に基づいて前記記憶手段の前記領域を指定し
てこの領域に記憶されたデータを選択的に読出して前記
符号化処理回路に与える第２の切換手段とを具備したも
のであり、 本発明の請求項２に俤る符号化回路は、シリアル画像デ
ータが入力されてデータ“Ｏ゛′が連続する数を求めて
出力するゼロラン検出回路と、シリアル画像データが入
力されてパ０°°でないデータの値を非ゼロ係数として
出力すると共に、前記非ゼロ係数を検出したことを示す
検出クロックを出力する非ゼロ係数検出回路と、１ブロ
ックのシリアル画像データを記憶可能な２つの領域を有
し前記ゼロラン検出回路の出力及び非ゼロ係数の組のデ
ータを前記１ブロックのシリアル画像データ毎に前記２
つの領域に交互に取入れて記憶する記憶手段と、前記ビ
ット配分量に基づく符号量で前記記憶手段から読出され
たデータを符号化して出力する符号化処理回路と、前記
検出クロックのタイミングで前記ゼロラン検出回路の出
力及び非ゼロ係数の組のデータを前記２つの領域のうち
の一方に記憶させると共に、前記２つの領域のうちの他
方に記憶させたデータを前記符号化処理回路による符号
化が可能な周期で順次読出して前記符号化処理回路に与
える制御手段とを具備したものである。

（作用） 本発明の請求項１においては、第１の切換手段によって
記憶手段の領域は切換選択され、各ブロックのシリアル
画像データは夫々各領域に記憶される。一方、ビット配
分量計算回路は各ブロック毎のビット配分量を求めて出
力する。第２の切換手段は、前ブロックのシリアル画像
データが入力される期間内に符号化処理回路がら続出さ
れず、符号化されずに残ったデータに対して、次のブロ
ックのシリアル画像データが入力される期間に符号化を
行うために、この残ったデータに対する符号量と次のブ
ロックのシリアル画像データに対するビット配分量との
和を求めて、この相に基づいて前記領域を選択してデー
タを符号化処理回路に与える。これにより、所定のブロ
ックに対するビット配分量が比較的大きい場合でも、記
憶手段へのシリアル画像データの供給を停止させること
なく符号化が可能である。

本発明の請求項２においては、”　ｏ　”のデータが続
く数と°°０′°でないデータの値を示す非ゼロ係数と
が夫々ゼロラン検出回路及び非ゼロ係数検出回路から出
力される。記憶手段は１ブロックのシリアル画像データ
が入力される期間毎に領域が交互に指定されて、ゼロラ
ン検出回路及び非ゼロ係数との組のデータが与えられる
。非ゼロ係数検出回路は非ゼロ係数を検出すると検出ク
ロックを出力しており、制御手段はこの検出クロックの
タイミングで記憶手段の一方の領域に書込みを行う。

次のブロックのシリアル画像データが入力される期間に
は、制御手段は前記一方の領域に書込まれたデータを所
定の周期で読出して符号化処理回路に与える。符号化処
理回路はこの周期で符号化が可能であり、シリアル画像
データは順次符号化されて出力される。符号化は“０”
のデータが続く数に拘らず一定の周期で行われる。

（実施例） 以下、図面に基づいて本発明の実施例を詳細に説明する
。第１図は本発明に係る符号化回路の一実施例を示すブ
ロック図である。

入力端子１には各ブロックの画像データをシリアルに入
力する。このシリアルデータは入力制御回路１１を介し
てスイッチ１２の端子Ｃに与える。入力制御回路１１は
後述する一時停止信号ｅが入力されるとシリアルデータ
のスイッチ１２への供給を停止し、後述する符号化終了
信号が入力されるとシリアルデータのスイッチ１２への
供給を再開するようになっている。スイッチ１２の端子
ａは１ブロックＲＡＭ１３を介してスイッチ１５の端子
ａに接続し、スイッチ１２の端子すは１ブロックＲＡ　
Ｍ　１４を介してスイッチ１５の端子すに接続する。ス
イッチ１２は、入力制御口８１１から順次シリアルデー
タが供給される場合には、１ブロック期間毎に端子ａ、
ｂを切換え選択するようになっている。１ブロックＲＡ
Ｍ１３．１４はＲＡＭ制御回路１６によって書込み及び
読出しが制御されて、スイッチ１２を介して入力される
１ブロックのシリアルデータを全て記憶すると共に、記
憶したデータをスイッチ１５の端子Ｃから符号化処理回
路３に出力する。スイッチ１５はスイッチ１２とは非同
期に切換わり、一方の１ブロックＲＡＭ１３．１４に記
憶されたシリアルデータが全て読出されると、他方の１
ブロックＲＡ　Ｍ　１４゜１３を選択するようになって
いる。

符号化処理回路３は入力されるシリアルデータをビット
配分量に基づく符号量でハフマン符号化して出力端子６
に出力するようになっている。なお、符号化処理回路３
は１ブロックの符号化が終了すると、符号化終了信号を
入力制御回路１１に出力する。ビット配分量はビット配
分量計算回路４によって求められる。すなわち、ビット
配分量計算回路４は入力端子１からのシリアルデータが
入力され、各ブロック毎の絵柄の細かさに応じて各ブロ
ック毎のビット配分量を決定する。このビット配分量は
加算回路１７にも与える。

加算回路１７はビット配分量とセレクタ２１の出力とを
加算してラッチ回路１８に与える。ラッチ回路１８はク
ロック入力端に入力されるクロックのタイミングで加算
回路１７の出力をラッチして減算回路１９に与える。減
算回路１９には°“５１２′を示すデータが与えられて
おり、減算回路１９はラッチ回路１８の出力から５１２
を減算して超過ビット数Ｃを出力する。この超過ビット
数ＣはＲＡＭ制御回路１６、減算回路２０及びセレクタ
２１に与える。ＲＡＭ制御回路１６は、超過ビット数Ｃ
に基づいて１ブロックＲＡＭ１３．１４からの読出しを
制御する。

減算回路２０には“５１２”を示すデータも与えられて
おり、減算回路２０は５１２から超過ビット数Ｃを減算
して、減算結果ｄを出力する。減算結果ｄのＭＳＢは一
時停止信号ｅとして入力制御回路１１及びセレクタ２１
に出力される。超過ビット数Ｃが５１２よりも大きい場
合には、−時停止信号ｅは“Ｈ”となり、前述したよう
に、入力制御回路１１は入力端子１からのシリアルデー
タのスイッチ１２への供給を停止するようになっている
。セレクタ２１には５１１”を示すデータも与えられて
おり、セレクタ２１は“Ｈ”の−時停止信号ｅによって
“５１１”を示すデータを残りビット数すとして加算回
路１７に出力し、ローレベル（以下、”Ｌ”という）の
信号によって超過ビット数Ｃを残りビット数すとして加
算回路１７に出力するようになっている。すなわち、加
算回路１７の出力によって、次のブロック期間に符号化
する前ブロック期間の符号化ビット数が示される。

次に、このように構成された符号化回路の動作について
第２図の説明図を参照して説明する。第２図（ａ）はビ
ット配分量を示し、第２図（ｂ）は残りビット数すを示
し、第２図（ｃ）は超過ビット数Ｃを示し、第２図（ｄ
）は減算結果ｄを示し、第２図（ｅ）は−時停止信号ｅ
を示している。

入力端子１を介して入力される各ブロックのシリアルデ
ータは入力制御回路１１を介してスイッチ１２の端子Ｃ
に供給される。スイッチ１２はｌブロック期間毎に切換
えられ、１ブロックのシリアルデータは交互に１ブロッ
クＲＡＭ１３．１４に与えられて記憶される。先ず、ス
イッチ１２によって１ブロックＲＡＭ１３に書込みが行
われたとすると、スイッチ１５はこの１ブロックＲＡＭ
１３を選択し、ＲＡＭ制御回路１６は書込みと同時に読
出しを行って、シリアルデータを順次符号化処理回路３
に与える。

一方、入力端子１を介して入力されるシリアルデータは
ビット配分製計算回路４にも与えられる。

ビット配分量計算回路４は各ブロック毎のビット配分量
を求めて、符号化処理回路３及び加算回路１７に与える
。

いま、所定のブロックのビット配分量が５１２ビツト以
内であるものとする。この場合には、符号化処理回路３
はｌブロックＲＡＭ１３．１４から読出してたデータに
対して１ブロック期間内にハフマン符号化が可能であり
、スイッチ１５は１ブロック期間毎に切換わっで、１ブ
ロックＲＡＭ１３．１４に記憶されたシリアルデータは
順次符号化処理回路３に与えられて、リアルタイムで符
号化処理が行われる。

ここで、所定のブロックのビット配分量が５１２ビツト
を越えるものとする。例えば、第２図（ａ）に示すよう
に、所定の連続した２つのブロックのビット配分量が（
“’６００”）、（“１０００”）であるものとする。

ビット配分量計算回路４からのビット配分量は、加算回
路１７で前ブロックの残りビット数ｂ（この場合には′
″０″）と加算される。この加算出力はラッチ回路１８
を介して減算回路１９に与えられる。減算回路１９はこ
の加算出力から５１２を減算する。こうして、減算回路
１９からは第２図（ｃ）に示すように超過ビット数Ｃ（
’“８８”）がＲＡＭ制御回路１６、減算回路２０及び
セレクタ２１に出力される。ＲＡＭ制御回路１６は、シ
リアルデータが読出されている一方の１ブロックＲＡＭ
　（例えば１ブロックＲＡ　Ｍ　１３）に対して、次の
ブロック期間にも符号化処理回路３から８８ビツトのデ
ータが出力されるまでは読出しを指示する。なお、スイ
ッチ１２は１ブロック毎に切換えられ、次のブロックの
シリアルデータは他方の１ブロックＲＡ　Ｍ　１４に与
えられる。減算回路２０は５１２から超過ビット数Ｃを
減算して、減算結果ｄ〈“＋４２４”〉　（第２図（ｄ
））のＭＳＢ（“Ｌ”）を出力する（第２図（ｅ））。

この″゛Ｌ′°Ｌ′°信号、第２図（ｂ）に示すように
、セレクタ２１は超過ビット数Ｃを残りビット数ｂ（“
８８”）として加算回路１７に出力する。

こうして、次のブロック期間の開始時には、例えば一方
の１ブロックＲＡ’Ｍ１３からシリアルデータが読出さ
れて符号化処理図Ｂ３において符号化される。符号化処
理回路３から８８ビツトの符号化信号が出力されると、
スイッチ１５を他方の１ブロックＲＡ　Ｍ　１４に切換
えて、この１ブロックＲＡＭ１４から読出されたシリア
ルデータを符号化処理回路３に与えて符号化する。前述
したように、このブロック期間には、入力制御回路１１
は入力端子１からのシリアルデータをスイッチ１２を介
して順次他方の１ブロックＲＡ　Ｍ　１４に供給してい
る。

この期間に１ブロックＲＡＭ１．４に入力されるデータ
に対しては、ビット配分１（“’１０００′）が指定さ
れている。このビット配分量を示すデータは加算回路１
７に入力され、加算回路１７は前ブロック期間の残りビ
ット数ｂ（’″８８°′）とビット配分量（“’１００
０”）とを加算して加算出力をラッチ回路１８を介して
減算回路１９に与える６減算回路１９は加算出力から５
１２を減算して、第２図（ｃ）に示すように超過ピッＩ
・数Ｃ（“５７６°°）を出力する。この超過ビット数
Ｃは減算回路２０に与えられて、５１２から減算される
。これにより、減算回路２０からは第２図（ｄ）に示す
減算結果ｄ（“−６４”）のＭＳＢである“１１′°の
一時停止信号ｅ（第２図（ｅ））が出力されて入力制御
回路１１及びセレクタ２１に与えられる。

この−時停止信号ｅによって入力制御回路１１は次のブ
ロックのシリアルデータのスイッチ１２への供給を停止
する。一方、セレクタ２１は、第２図（ｂ）に示すよう
に、次のブロック期間に符号化処理図Ｎｆ３から出力可
能な最大ビット数を残りビット数ｂ（”５１１”）とし
て加算回路１７に出力する。こうして、このブロックの
シリアルデータが全て読出されて符号化されると、符号
化終了信号が符号化処理回路３から出力されて、入力制
御回路１１はシリアルデータのスイッチ１２への供給を
再開する。以後同様の動作が繰返される。

このように、本実施例においては、２個の１ブロックＲ
ＡＭ１３．１４をバッファメモリとして設けており、所
定のブロックのビット配分量と前ブロック期間までの累
積の残りビット数との和が１０２４以上となるまでは、
入力されるシリアルデータの供給を停止させることなく
、リアルタイムでの符号化処理が可能である。

なお、１ブロックＲＡＭの個数は２個に限定されないこ
とは明らかである。

第３図は本発明の他の実施例に係る符号化回路を示すブ
ロック図である。第３図において第１図と同一の構成要
素には同一符号を付して説明を省略する。

入力端子１を介して入力される各ブロツ、りのシリアル
データをゼロラン検出回路２２及び非ゼロ係数検出回路
２３に与える。非ゼロ係数検出回路２３はシリアルデー
タのうち“０”でないデータの値（以下、非ゼロ係数と
いう）を求めてスイッチ２４の端子Ｃに出力する。非ゼ
ロラン係数検出回路２３は非ゼロ係数を検出すると、検
出クロックをゼロラン検出回路２２及びＲＡＭ制御回路
２６に出力するようになっている。ゼロラン検出回路２
２はシリアルデータの“０”が続く数を求め、非ゼロ係
数検出回路２３からの検出クロックのタイミングでスイ
ッチ２４の端子Ｃに出力する。

スイッチ２４の端子ａは１ブロックＲＡ　Ｍ　１３を介
してスイッチ２５の端子ａに接続し、スイッチ２４の端
子すは１ブロックＲＡ　Ｍ　１４を介してスイッチ２５
の端子すに接続する。スイッチ２４．２５はＲＡＭ制御
回路２６によって切換制御され、１ブロック期間毎に切
換えられる。スイッチ２５はスイッチ２４が選択してい
ない１ブロックＲＡＭ１３．１４を選択するようになっ
ている。スイッチ２５の端子Ｃを符号化処理回路３に接
続して、１ブロックＲＡＭ１３．１４から読出したデー
タを符号化処理回路３に与える。

ＲＡＭ制御回路２６は、検出クロックが入力されると、
このタイミングでゼロラン検出回路２２及び非ゼロ係数
検出回路２３からの出力を１組のデータとして、１ブロ
ックＲＡ　Ｍ　１３又は１ブロックＲＡＭ１４の所定の
領域に記憶させるようになっている。

また、ＲＡＭ制御回路２６にはクロックが入力されてお
り、ＲＡＭ制御回路２６はこのクロックに基づいた読出
しクロックを１ブロックＲＡＭ１３．１４に与え、１ブ
ロックＲＡＭ１３．１４に記憶されたデータを読出しク
ロック周期で読出して符号化処理回路３に与えるように
なっている。

次に、このように構成された実施例の動作について第４
図の説明図を参照して説明する。第４図（ａ）はＲＡＭ
制御回路２６に入力されるクロックを示し、第４図（ｂ
）は入力端子１に入力されるシリアルデータを示し、第
４図（Ｃ）は非ゼロ係数検出回路２３からの検出クロッ
クを示し、第４図（ｄ）はスイッチ２４を介して１ブロ
ックＲＡ　Ｍ　１３゜１４に与えられる書込みデータを
示し、第４図（ｅ）はＲＡＭ制御回路２６から１ブロッ
クＲＡＭ１３．１４に与えられる読出しクロックを示し
、第４図（ｆ）は１ブロックＲＡＭ１３．１４からスイ
ッチ２５を介して読出される読出しデータを示している
。

いま、所定のｎブロックの画素から第４図（ａ）に示す
クロックのタイミングでデータが読出されて第４図（ｂ
）に示すシリアルデータが入力端子１に入力されるもの
とする。このシリアルデータはゼロラン検出回路２２及
び非ゼロ係数検出回路２３に入力され、ゼロラン検出回
路２２は“０″が連続した個数を求め、非ゼロ係数検出
回路２３は非ゼロ係数を求める。非ゼロ係数検出回路２
３は非ゼロ係数を検出すると、第４図（ｃ）に示す検出
クロックをゼロラン検出回路２２及びＲＡＭ制御回路２
６に出力する。例えば、このｎブロック期間においては
、スイッチ２４が端子ａを選択しているものとすると、
ＲＡＭ制御回路２６によって、ゼロラン検出回路２２及
び非ゼロ係数検出回路２３からの（２，５＞（４，１２
）、（１，１８）、・・・なるデータ（第４図（ｄ））
が検出クロックのタイミングで１ブロックＲＡ　Ｍ　１
３に書込まれる。

こうして、ｎブロック期間のデータが１ブロックＲＡＭ
１３に全て書込まれると、次の（ｎ＋１）ブロック期間
にはスイッチ２４は端子すを選択し、（ｎ＋１）ブロッ
クのゼロラン検出回路２２及び非ゼロ係数検出回路２３
からのデータは検出クロックのタイミングで１ブロック
ＲＡ　Ｍ　１４に書込まれる。

一方、この期間にはスイッチ２５によって１ブロックＲ
Ａ　Ｍ　１３が選択される。ＲＡＭ制御回路２６は第４
図（ａ）に示すクロックが入力されて、第４図（ｅ）に
示す読出しクロックを１ブロックＲＡＭ１３に与える。

これにより、１ブロックＲＡ　Ｍ　１３からは第４５！
１（ｆ）に示すｎブロックのデータ（２５）、（４，１
２＞、・・・が読出しクロック周期で読出されて符号化
処理回路３に与えられる。符号化処理回路３は読出しク
ロック周期で入力されるデータを順次ハフマン符号化し
て出力端子６から出力する。

このように、本実施例においては、前ブロック期間のデ
ータを検出クロックのタイミングで一方の１ブロック期
間Ｍ１３．１４に書込み、次のブロック期間に他方の１
ブロック期間Ｍ１４．１３から一定の読出しクロック周
期で前ブロック期間のデータを読出して符号化処理回路
に与えており、読出しクロック周期をハフマン符号化が
可能の時間に設定することにより、確実なハフマン符号
化が可能である。このため、符号化終了信号によって１
ブロックＲＡ　Ｍ　１３　１４の読出しを制御する必要
はなく、回路構成を簡略化することができる。また、ゼ
ロラン数の長さに拘らず、一定の処理速度で符号化が行
われるので、符号化の処理時間を短縮することができる
。

［発明の効果］ 以上説明したように本発明によれば、符号化に要する時
間を短縮することができるという効果を有する。

【図面の簡単な説明】

第１図は本発明に係る符号化回路の一実施例を示すブロ
ック図、第２図は実施例の動作を説明するための工明図
、第３図は本発明の他の実施例を示すブロック図、第４
図は第３図の実施例を説明するための説明図、第５図は
ハフマン符号を説明するための説明図、第６図乃至第８
図は画像データの標準的な圧縮方法を説明するための説
明図、第９図は従来の符号化回路を示すブロック図であ
る。 １・・・入力端子、３・・・符号化回路、４・・・ビッ
ト配分量計算回路、１２．１５．、、スイッチ、？３．
１４．・・・１ブロック期間Ｍ、１６・・・ＲＡＭ制御
回路。 （ｂ） 第５図

Claims (2)

【特許請求の範囲】
1. （１）１ブロックのシリアル画像データを記憶可能な複
   数の領域をする記憶手段と、 前記１ブロックのシリアル画像データが入力される期間
   毎に前記記憶手段の領域を切換選択して入力されるシリ
   アル画像データを記憶させる第１の切換手段と、 前記シリアル画像データが入力されて各ブロック毎のビ
   ット配分量を求めるビット配分量計算回路と、 前記ビット配分量に基づく符号量で前記記憶手段から読
   出されたデータを符号化して出力する符号化処理回路と
   、 前記１ブロックのシリアル画像データが入力される期間
   内に前記符号化処理回路によって符号化することができ
   ずに残つた所定のブロックのシリアル画像データに対し
   て前記符号化処理回路が行う符号化の符号量と次の１ブ
   ロックのシリアル画像データに対する前記ビット配分量
   との和のビット数に基づいて前記記憶手段の前記領域を
   指定してこの領域に記憶されたデータを選択的に読出し
   て前記符号化処理回路に与える第２の切換手段とを具備
   したことを特徴とする符号化回路。
2. （２）シリアル画像データが入力されてデータ“０”が
   連続する数を求めて出力するゼロラン検出回路と、 シリアル画像データが入力されて“０”でないデータの
   値を非ゼロ係数として出力すると共に、前記非ゼロ係数
   を検出したことを示す検出クロックを出力する非ゼロ係
   数検出回路と、 １ブロックのシリアル画像データを記憶可能な２つの領
   域を有し前記ゼロラン検出回路の出力及び非ゼロ係数の
   組のデータを前記１ブロックのシリアル画像データ毎に
   前記２つの領域に交互に取入れて記憶する記憶手段と、 前記ビット配分量に基づく符号量で前記記憶手段から読
   出されたデータを符号化して出力する符号化処理回路と
   、 前記検出クロックのタイミングで前記ゼロラン検出回路
   の出力及び非ゼロ係数の組のデータを前記２つの領域の
   うちの一方に記憶させると共に、前記２つの領域のうち
   の他方に記憶させたデータを前記符号化処理回路による
   符号化が可能な周期で順次読出して前記符号化処理回路
   に与える制御手段とを具備したことを特徴とする符号化
   回路。