JPH0548903A - ジグザグスキヤン回路 - Google Patents
ジグザグスキヤン回路Info
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- JPH0548903A JPH0548903A JP3202890A JP20289091A JPH0548903A JP H0548903 A JPH0548903 A JP H0548903A JP 3202890 A JP3202890 A JP 3202890A JP 20289091 A JP20289091 A JP 20289091A JP H0548903 A JPH0548903 A JP H0548903A
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- JP
- Japan
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- circuit
- zigzag
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- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
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Abstract
(57)【要約】
【目的】ジグザグアドレスを発生する回路の規模を低減
する。 【構成】カウンタ17の出力のMSBと下位5ビットとは
排他的論理和回路31に入力する。排他的論理和回路31は
カウンタ出力を32から折り返して差分値作成回路32に
与える。差分値作成回路32はジグザグアドレスの差分値
を求める。この差分値はブロックスキャンアドレスの3
2から折り返しており、32個の差分値で8×8の全ブ
ロックスキャンアドレスに対応する。ジグザグアドレス
を指定するための出力ビット数は5ビットであり、結
局、従来に比して5/12の回路規模で構成することが
できる。
する。 【構成】カウンタ17の出力のMSBと下位5ビットとは
排他的論理和回路31に入力する。排他的論理和回路31は
カウンタ出力を32から折り返して差分値作成回路32に
与える。差分値作成回路32はジグザグアドレスの差分値
を求める。この差分値はブロックスキャンアドレスの3
2から折り返しており、32個の差分値で8×8の全ブ
ロックスキャンアドレスに対応する。ジグザグアドレス
を指定するための出力ビット数は5ビットであり、結
局、従来に比して5/12の回路規模で構成することが
できる。
Description
【0001】
【産業上の利用分野】本発明は、ジグザグスキャン回路
に関し、特に、画像圧縮されて量子化されたデータをジ
グザグ走査して出力するものに好適のジグザグスキャン
回路に関する。
に関し、特に、画像圧縮されて量子化されたデータをジ
グザグ走査して出力するものに好適のジグザグスキャン
回路に関する。
【0002】
【従来の技術】近年、電子機器におけるディジタル技術
の進歩は著しい。ディジタル画像処理技術の分野におい
ては、画像圧縮技術の進歩に目覚ましいものがある。こ
の画像圧縮技術は、ディジタル伝送及び記録等の効率を
向上させるために、より小さいビットレイトで画像を符
号化する技術である。この技術としては、予測符号化技
術及び直交符号化技術(「TV画像の多次元信号処理」
吹抜敬彦著、日刊工業新聞社刊に詳述)等がある。更
に、これらの符号化によって圧縮された符号に対して、
ハフマン符号等の可変長符号化を施すことによって、更
に一層の画像圧縮が可能である。
の進歩は著しい。ディジタル画像処理技術の分野におい
ては、画像圧縮技術の進歩に目覚ましいものがある。こ
の画像圧縮技術は、ディジタル伝送及び記録等の効率を
向上させるために、より小さいビットレイトで画像を符
号化する技術である。この技術としては、予測符号化技
術及び直交符号化技術(「TV画像の多次元信号処理」
吹抜敬彦著、日刊工業新聞社刊に詳述)等がある。更
に、これらの符号化によって圧縮された符号に対して、
ハフマン符号等の可変長符号化を施すことによって、更
に一層の画像圧縮が可能である。
【0003】特に、静止画に関しては、直交符号化とし
てDCT(離散コサイン変換)方式を採用し、ハフマン
符号を用いて可変長符号化する方式が有力である。図3
はこのような符号化規格を採用した高能率符号化装置の
一例を示すブロック図である。図3の装置では、画像デ
ータを約数十分の1に圧縮しても、原画に近い再生画像
を得ることができる。
てDCT(離散コサイン変換)方式を採用し、ハフマン
符号を用いて可変長符号化する方式が有力である。図3
はこのような符号化規格を採用した高能率符号化装置の
一例を示すブロック図である。図3の装置では、画像デ
ータを約数十分の1に圧縮しても、原画に近い再生画像
を得ることができる。
【0004】入力端子1には、図4(a)に示すよう
に、8×8画素のブロック単位の画像データを入力す
る。各ブロックのデータは、図4(b)に示すように、
ブロックスキャンされてDCT回路2に与える。なお、
図4では8×8画素単位のブロックの例を示している
が、4×4又は16×16等の画素単位でブロックデー
タを構成してもよい。なお、入力画像データについて特
には規定はなく、R,G,Bデータ又は色差信号データ
等のデータを入力する。
に、8×8画素のブロック単位の画像データを入力す
る。各ブロックのデータは、図4(b)に示すように、
ブロックスキャンされてDCT回路2に与える。なお、
図4では8×8画素単位のブロックの例を示している
が、4×4又は16×16等の画素単位でブロックデー
タを構成してもよい。なお、入力画像データについて特
には規定はなく、R,G,Bデータ又は色差信号データ
等のデータを入力する。
【0005】DCT回路2は、入力された画像データを
8×8のブロック単位でDCT処理して周波数領域に変
換する。DCT処理後のデータは、図4(c)に示すよ
うに、水平及び垂直の周波数成分毎に低域から高域に順
次配列される。図4(c)の先頭のデータはDC成分で
あり、ブロックの平均を示す。他の部分はAC成分であ
り、絵柄が細かくなるほど、高い周波数成分までデータ
が存在する。DCT処理されたデータを、量子化回路3
において、所定の量子化係数で量子化する。量子化係数
を大きな値に設定することによって、データの圧縮量を
増大させることができ、最終的なデータの圧縮率を決定
することができる。
8×8のブロック単位でDCT処理して周波数領域に変
換する。DCT処理後のデータは、図4(c)に示すよ
うに、水平及び垂直の周波数成分毎に低域から高域に順
次配列される。図4(c)の先頭のデータはDC成分で
あり、ブロックの平均を示す。他の部分はAC成分であ
り、絵柄が細かくなるほど、高い周波数成分までデータ
が存在する。DCT処理されたデータを、量子化回路3
において、所定の量子化係数で量子化する。量子化係数
を大きな値に設定することによって、データの圧縮量を
増大させることができ、最終的なデータの圧縮率を決定
することができる。
【0006】量子化されたデータは、ジグザグスキャン
回路4に入力する。通常、画像データをDCT処理して
量子化すると、DC近傍のみにデータが集中する傾向に
ある。この性格を利用して、図5に示すように、水平及
び垂直の低周波成分から順次符号化する。すなわち、ジ
グザグスキャン回路4は、図5に示すように、低周波数
成分から高周波成分へジグザグに走査して、量子化出力
を順次ハフマン符号変換回路5に出力する。ハフマン符
号変換回路5は例えば量子化出力のゼロランと非零係数
との組に対して2次元ハフマン符号化を行う。ハフマン
符号化は、出現確率が大きいデータほど短いビット長の
データに変換することによりビットレートを低減させる
ものである。量子化出力の非零係数はDC近傍に比較的
集中することから、ハフマン符号化によって更に一層の
圧縮が可能である。このように、DCT処理及び量子化
処理されたデータは、ハフマン符号化によって一層圧縮
されて出力される。
回路4に入力する。通常、画像データをDCT処理して
量子化すると、DC近傍のみにデータが集中する傾向に
ある。この性格を利用して、図5に示すように、水平及
び垂直の低周波成分から順次符号化する。すなわち、ジ
グザグスキャン回路4は、図5に示すように、低周波数
成分から高周波成分へジグザグに走査して、量子化出力
を順次ハフマン符号変換回路5に出力する。ハフマン符
号変換回路5は例えば量子化出力のゼロランと非零係数
との組に対して2次元ハフマン符号化を行う。ハフマン
符号化は、出現確率が大きいデータほど短いビット長の
データに変換することによりビットレートを低減させる
ものである。量子化出力の非零係数はDC近傍に比較的
集中することから、ハフマン符号化によって更に一層の
圧縮が可能である。このように、DCT処理及び量子化
処理されたデータは、ハフマン符号化によって一層圧縮
されて出力される。
【0007】図6は図3において採用されている従来の
ジグザグスキャン回路の具体的な構成を示すブロック図
である。図6はブロックサイズが8×8のデータをジグ
ザグに走査する例を示している。図7はブロックスキャ
ンからジグザグスキャンへのアドレス変換を示す説明図
である。
ジグザグスキャン回路の具体的な構成を示すブロック図
である。図6はブロックサイズが8×8のデータをジグ
ザグに走査する例を示している。図7はブロックスキャ
ンからジグザグスキャンへのアドレス変換を示す説明図
である。
【0008】入力端子11を介して入力される量子化デー
タはスイッチ12を介してRAM13,14に与える。この量
子化データは、前述したように、水平及び垂直の低周波
成分から高周波成分に向かって順次配列しており、図7
(a)に示すように、ブロックスキャン順でRAM13,
14に書込まれる。なお、スイッチ12は1ブロックデータ
の入力毎にレベルが変化するR/W信号によって制御し
ており、ハイレベル(以下、“H”という)のR/W信
号によってRAM13を選択し、ローレベル(以下、
“L”という)のR/W信号によってRAM14を選択す
る。また、R/W信号はRAM14のR/W 端に与えると共
に、インバータ19によって反転してRAM13のR/W 端及
びスイッチ20に与える。これにより、RAM13,14には
1ブロックデータの入力毎にデータが交互に書込まれ、
データの書込みが行われていないRAMからデータの読
出しが行われてスイッチ20を介して出力端子21に出力さ
れるようになっている。
タはスイッチ12を介してRAM13,14に与える。この量
子化データは、前述したように、水平及び垂直の低周波
成分から高周波成分に向かって順次配列しており、図7
(a)に示すように、ブロックスキャン順でRAM13,
14に書込まれる。なお、スイッチ12は1ブロックデータ
の入力毎にレベルが変化するR/W信号によって制御し
ており、ハイレベル(以下、“H”という)のR/W信
号によってRAM13を選択し、ローレベル(以下、
“L”という)のR/W信号によってRAM14を選択す
る。また、R/W信号はRAM14のR/W 端に与えると共
に、インバータ19によって反転してRAM13のR/W 端及
びスイッチ20に与える。これにより、RAM13,14には
1ブロックデータの入力毎にデータが交互に書込まれ、
データの書込みが行われていないRAMからデータの読
出しが行われてスイッチ20を介して出力端子21に出力さ
れるようになっている。
【0009】RAM13,14の書込み及び読出しアドレス
は夫々セレクタ15,16によって指示する。セレクタ15
は、“H”のR/W信号によって、端子1に入力される
カウンタ17の出力をそのままRAM13に書込みアドレス
として与え、“L”のR/W信号によって端子0に入力
されるジグザグROM18の出力をRAM13に読出しアド
レスとして与える。また、同様にセレクタ16は、“L”
のR/W信号によって端子0に入力されるカウンタ17の
出力をそのままRAM14に書込みアドレスとして与え、
“H”のR/W信号によって端子1に入力されるジグザ
グROM18の出力をRAM14に読出しアドレスとして与
える。
は夫々セレクタ15,16によって指示する。セレクタ15
は、“H”のR/W信号によって、端子1に入力される
カウンタ17の出力をそのままRAM13に書込みアドレス
として与え、“L”のR/W信号によって端子0に入力
されるジグザグROM18の出力をRAM13に読出しアド
レスとして与える。また、同様にセレクタ16は、“L”
のR/W信号によって端子0に入力されるカウンタ17の
出力をそのままRAM14に書込みアドレスとして与え、
“H”のR/W信号によって端子1に入力されるジグザ
グROM18の出力をRAM14に読出しアドレスとして与
える。
【0010】64進のカウンタ17は1ブロックデータの
入力毎にブロッククリア信号が入力されてクリアされ、
クロックをカウントして6ビットのカウント出力をジグ
ザグROM18及びセレクタ15,16に出力する。このカウ
ンタ17の出力に基づいて、RAM13,14は図7(a)に
示すブロックスキャンデータを書込む。ジグザグROM
18は、ブロックスキャンされたデータをジグザグスキャ
ン(図7(b))させるためのデータを格納している。
すなわち、ROM18は、図7(a)の番号で示すブロッ
クスキャンされたデータ1,8,16,9,2,3,…
の順にデータを読出させるためのデータを格納してい
る。ジグザグスキャンROM18の出力は、セレクタ15,
16を介してRAM13,14に与える。これにより、RAM
13,14からはジグザグスキャンされたデータが出力され
る。
入力毎にブロッククリア信号が入力されてクリアされ、
クロックをカウントして6ビットのカウント出力をジグ
ザグROM18及びセレクタ15,16に出力する。このカウ
ンタ17の出力に基づいて、RAM13,14は図7(a)に
示すブロックスキャンデータを書込む。ジグザグROM
18は、ブロックスキャンされたデータをジグザグスキャ
ン(図7(b))させるためのデータを格納している。
すなわち、ROM18は、図7(a)の番号で示すブロッ
クスキャンされたデータ1,8,16,9,2,3,…
の順にデータを読出させるためのデータを格納してい
る。ジグザグスキャンROM18の出力は、セレクタ15,
16を介してRAM13,14に与える。これにより、RAM
13,14からはジグザグスキャンされたデータが出力され
る。
【0011】図7(a),(b)に示すように、ブロッ
クスキャンされたデータをジグザグスキャンさせて出力
させるためのアドレス変換は極めて複雑である。このた
め、図6においてはアドレス発生用にジグザグROM18
を採用している。ブロックサイズが8×8である場合に
はアドレスを指定するために6ビットの出力を出力する
必要があり、ジグザグROM18として(8×8)×6=
384ビットの容量のものを採用する必要がある。ま
た、ブロックサイズを16×16にすると、ジグザグR
OMとして(16×16)×8=2048ビットの容量
が必要となる。このように、ブロック容量に伴ってアド
レス発生用のジグザグROMとして大容量のものを使用
する必要があり、回路規模が著しく増大するという問題
があった。
クスキャンされたデータをジグザグスキャンさせて出力
させるためのアドレス変換は極めて複雑である。このた
め、図6においてはアドレス発生用にジグザグROM18
を採用している。ブロックサイズが8×8である場合に
はアドレスを指定するために6ビットの出力を出力する
必要があり、ジグザグROM18として(8×8)×6=
384ビットの容量のものを採用する必要がある。ま
た、ブロックサイズを16×16にすると、ジグザグR
OMとして(16×16)×8=2048ビットの容量
が必要となる。このように、ブロック容量に伴ってアド
レス発生用のジグザグROMとして大容量のものを使用
する必要があり、回路規模が著しく増大するという問題
があった。
【0012】
【発明が解決しようとする課題】このように、上述した
従来のジグザグスキャン回路においては、ジグザグアド
レスを発生させるために比較的大容量のROMが必要で
あり、回路規模が大きいという問題点があった。
従来のジグザグスキャン回路においては、ジグザグアド
レスを発生させるために比較的大容量のROMが必要で
あり、回路規模が大きいという問題点があった。
【0013】本発明はかかる問題点に鑑みてなされたも
のであって、回路規模を低減することができるジグザグ
スキャン回路を提供することを目的とする。
のであって、回路規模を低減することができるジグザグ
スキャン回路を提供することを目的とする。
【0014】
【課題を解決するための手段】本発明に係るジグザグス
キャン回路は、ブロックスキャンアドレスに基づいて所
定のブロックデータを順次記憶するメモリと、前記ブロ
ックスキャンアドレスを順次入力し前後のブロックスキ
ャンアドレスに夫々対応するジグザグアドレス同士の差
分値を作成する差分値作成回路と、前記連続した差分値
の和を求めることによりジグザグアドレスを発生して前
記メモリに記憶されたデータをジグザグ走査して出力さ
せるアドレス発生手段とを具備したものである。
キャン回路は、ブロックスキャンアドレスに基づいて所
定のブロックデータを順次記憶するメモリと、前記ブロ
ックスキャンアドレスを順次入力し前後のブロックスキ
ャンアドレスに夫々対応するジグザグアドレス同士の差
分値を作成する差分値作成回路と、前記連続した差分値
の和を求めることによりジグザグアドレスを発生して前
記メモリに記憶されたデータをジグザグ走査して出力さ
せるアドレス発生手段とを具備したものである。
【0015】
【作用】本発明において、アドレス発生手段は、ジグザ
グアドレスの差分値からジグザグアドレスを発生してい
る。ジグザグアドレスの差分値は所定の規則性を有して
おり、アドレス発生手段は、全ブロックスキャンアドレ
スよりも少ない差分値で全ジグザグアドレスを発生する
ことができる。したがって、全ブロックスキャンアドレ
スに対応した差分値を発生させる必要はなく、回路規模
は小さいものとなる。
グアドレスの差分値からジグザグアドレスを発生してい
る。ジグザグアドレスの差分値は所定の規則性を有して
おり、アドレス発生手段は、全ブロックスキャンアドレ
スよりも少ない差分値で全ジグザグアドレスを発生する
ことができる。したがって、全ブロックスキャンアドレ
スに対応した差分値を発生させる必要はなく、回路規模
は小さいものとなる。
【0016】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図1は本発明に係るジグザグスキャン回路
の一実施例を示すブロック図である。図1において図6
と同一物には同一符号を付してある。
て説明する。図1は本発明に係るジグザグスキャン回路
の一実施例を示すブロック図である。図1において図6
と同一物には同一符号を付してある。
【0017】入力端子11には量子化回路からのブロック
スキャンされた量子化出力を入力する。この量子化出力
はスイッチ12を介してRAM13,14に与える。RAM1
3,14の書込み及び読出しアドレスは夫々セレクタ15,1
6によって制御する。また、RAM13,14の書込み及び
読出しは1ブロックデータの入力毎に“H”,“L”が
切換わるR/W信号によって制御する。RAM14のR/W
端にはR/W信号をそのまま入力し、RAM13のR/W 端
にはR/W信号をインバータ19によって反転させて入力
しており、RAM13,14は“H”のR/W信号によって
読出しを行い、“L”のR/W信号によって書込みを行
う。
スキャンされた量子化出力を入力する。この量子化出力
はスイッチ12を介してRAM13,14に与える。RAM1
3,14の書込み及び読出しアドレスは夫々セレクタ15,1
6によって制御する。また、RAM13,14の書込み及び
読出しは1ブロックデータの入力毎に“H”,“L”が
切換わるR/W信号によって制御する。RAM14のR/W
端にはR/W信号をそのまま入力し、RAM13のR/W 端
にはR/W信号をインバータ19によって反転させて入力
しており、RAM13,14は“H”のR/W信号によって
読出しを行い、“L”のR/W信号によって書込みを行
う。
【0018】R/W信号はスイッチ12に与えると共に、
インバータ19によって反転させてスイッチ20にも与え
る。スイッチ12,20はR/W信号の“H”でRAM13を
選択し、“L”でRAM14を選択する。こうして、RA
M13のデータ書込み時には、RAM14からデータが読出
されてスイッチ20を介して出力端子21にデータが出力さ
れ、RAM14のデータ書込み時には、RAM13からデー
タが読出されてスイッチ20を介して出力端子21にデータ
が出力される。
インバータ19によって反転させてスイッチ20にも与え
る。スイッチ12,20はR/W信号の“H”でRAM13を
選択し、“L”でRAM14を選択する。こうして、RA
M13のデータ書込み時には、RAM14からデータが読出
されてスイッチ20を介して出力端子21にデータが出力さ
れ、RAM14のデータ書込み時には、RAM13からデー
タが読出されてスイッチ20を介して出力端子21にデータ
が出力される。
【0019】更に、R/W信号はセレクタ15,16にも与
えており、セレクタ15は、“H”のR/W信号によっ
て、端子1に入力されるカウンタ17の出力をそのままR
AM13に書込みアドレスとして与え、“L”のR/W信
号によって端子0に入力される加算器33の出力をRAM
13に読出しアドレスとして与える。また、同様に、セレ
クタ16は、“L”のR/W信号によって端子0に入力さ
れるカウンタ17の出力をそのままRAM14に書込みアド
レスとして与え、“H”のR/W信号によって端子1に
入力される加算器33の出力をRAM14に読出しアドレス
として与えるようになっている。
えており、セレクタ15は、“H”のR/W信号によっ
て、端子1に入力されるカウンタ17の出力をそのままR
AM13に書込みアドレスとして与え、“L”のR/W信
号によって端子0に入力される加算器33の出力をRAM
13に読出しアドレスとして与える。また、同様に、セレ
クタ16は、“L”のR/W信号によって端子0に入力さ
れるカウンタ17の出力をそのままRAM14に書込みアド
レスとして与え、“H”のR/W信号によって端子1に
入力される加算器33の出力をRAM14に読出しアドレス
として与えるようになっている。
【0020】ところで、下記表1はセレクタ15,16を介
してRAM13,14に与えられるブロックスキャンアドレ
スとジグザグアドレスとの関係を示している。
してRAM13,14に与えられるブロックスキャンアドレ
スとジグザグアドレスとの関係を示している。
【0021】
【表1】
【0022】ブロックスキャンアドレスを入力順に0,
1,2,3,4,…とすると、ジグザグアドレスは、表
1に示すように、DC,1,8,16,9,2,3,…
の順となる。すなわち、ジグザグアドレスは直前のアド
レスに順次+1,+7,+8,…を加算して作成するこ
とができる。この前後のジグザグアドレスの差分値は、
表1に示すように、−7,1,7,8の4種類しか存在
しない。図2は横軸にブロックスキャンアドレスをとり
縦軸に差分値をとってジグザグアドレスの変化の特性を
示すグラフである。この図2に示すように、差分値はブ
ロックスキャンアドレスの32を境に折り返す。
1,2,3,4,…とすると、ジグザグアドレスは、表
1に示すように、DC,1,8,16,9,2,3,…
の順となる。すなわち、ジグザグアドレスは直前のアド
レスに順次+1,+7,+8,…を加算して作成するこ
とができる。この前後のジグザグアドレスの差分値は、
表1に示すように、−7,1,7,8の4種類しか存在
しない。図2は横軸にブロックスキャンアドレスをとり
縦軸に差分値をとってジグザグアドレスの変化の特性を
示すグラフである。この図2に示すように、差分値はブ
ロックスキャンアドレスの32を境に折り返す。
【0023】本実施例はこれらの原理を利用した構成と
なっている。すなわち、64進のカウンタ17にはブロ
ッククリア信号を入力して、1ブロックデータの入力毎
にカウント値をリセットする。カウンタ17は所定のクロ
ックをカウントし、カウント出力をRAM13,14の書込
みアドレスとしてセレクタ15の端子1及びセレクタ16の
端子0に出力すると共に、排他的論理和回路31にも出力
する。この場合、カウンタ17のカウント出力の下位5ビ
ットは排他的論理和回路31の一方入力端に入力し、MS
B(最上位ビット)は排他的論理和回路31の他方入力端
に入力する。排他的論理和回路31はカウント出力のMS
Bが0である場合には、カウント出力の下位5ビットを
そのまま出力し、MSBが1である場合には下位5ビッ
トを反転させて出力するようになっている。
なっている。すなわち、64進のカウンタ17にはブロ
ッククリア信号を入力して、1ブロックデータの入力毎
にカウント値をリセットする。カウンタ17は所定のクロ
ックをカウントし、カウント出力をRAM13,14の書込
みアドレスとしてセレクタ15の端子1及びセレクタ16の
端子0に出力すると共に、排他的論理和回路31にも出力
する。この場合、カウンタ17のカウント出力の下位5ビ
ットは排他的論理和回路31の一方入力端に入力し、MS
B(最上位ビット)は排他的論理和回路31の他方入力端
に入力する。排他的論理和回路31はカウント出力のMS
Bが0である場合には、カウント出力の下位5ビットを
そのまま出力し、MSBが1である場合には下位5ビッ
トを反転させて出力するようになっている。
【0024】排他的論理和回路31の出力は差分値作成回
路32に与える。差分値作成回路32はROM又はゲート回
路によって構成しており、順次入力されるカウント出力
(ブロックスキャンアドレス)の下位5ビットに夫々対
応する差分値(表1参照)を作成して加算器33に出力す
る。加算器33の出力はセレクタ15の端子0及びセレクタ
16の端子1に与えると共に、遅延回路34にも与える。遅
延回路34はブロッククリア信号によってクリアされ、入
力された信号を遅延させて加算器33に出力する。加算器
33は差分値作成回路32からの差分値と遅延回路34からの
前タイミングの差分値とを加算することにより、表1の
ジグザグアドレスを発生して出力するようなっている。
路32に与える。差分値作成回路32はROM又はゲート回
路によって構成しており、順次入力されるカウント出力
(ブロックスキャンアドレス)の下位5ビットに夫々対
応する差分値(表1参照)を作成して加算器33に出力す
る。加算器33の出力はセレクタ15の端子0及びセレクタ
16の端子1に与えると共に、遅延回路34にも与える。遅
延回路34はブロッククリア信号によってクリアされ、入
力された信号を遅延させて加算器33に出力する。加算器
33は差分値作成回路32からの差分値と遅延回路34からの
前タイミングの差分値とを加算することにより、表1の
ジグザグアドレスを発生して出力するようなっている。
【0025】次に、このように構成された実施例の動作
について説明する。
について説明する。
【0026】入力端子11を介して入力される量子化出力
はスイッチ12を介してRAM13,14に与える。1ブロッ
クデータ入力毎に変化するR/W信号によって、スイッ
チ12の切換え及びRAM14を制御すると共に、R/W信
号をインバータ19によって反転させてスイッチ20の切換
え及びRAM13を制御する。これにより、RAM13にデ
ータが書込まれている場合にはRAM14からデータが読
出されて出力端子21に出力され、RAM14にデータが書
込まれている場合にはRAM13からデータが読出されて
出力端子21に出力される。
はスイッチ12を介してRAM13,14に与える。1ブロッ
クデータ入力毎に変化するR/W信号によって、スイッ
チ12の切換え及びRAM14を制御すると共に、R/W信
号をインバータ19によって反転させてスイッチ20の切換
え及びRAM13を制御する。これにより、RAM13にデ
ータが書込まれている場合にはRAM14からデータが読
出されて出力端子21に出力され、RAM14にデータが書
込まれている場合にはRAM13からデータが読出されて
出力端子21に出力される。
【0027】セレクタ15,16はR/W信号に制御されて
端子1,0を選択する。これにより、RAM13にデータ
が入力されている場合には、セレクタ15を介してカウン
タ17の出力が書込みアドレスとしてRAM13に入力さ
れ、RAM14にデータが入力されている場合には、セレ
クタ16を介してカウンタ14の出力が書込みアドレスとし
てRAM14に入力される。カウンタ17はクロックをカウ
ントしており、RAM13,14は表1に示すブロックスキ
ャンアドレスが順次与えられて、入力されたデータを順
次書込む。
端子1,0を選択する。これにより、RAM13にデータ
が入力されている場合には、セレクタ15を介してカウン
タ17の出力が書込みアドレスとしてRAM13に入力さ
れ、RAM14にデータが入力されている場合には、セレ
クタ16を介してカウンタ14の出力が書込みアドレスとし
てRAM14に入力される。カウンタ17はクロックをカウ
ントしており、RAM13,14は表1に示すブロックスキ
ャンアドレスが順次与えられて、入力されたデータを順
次書込む。
【0028】いま、R/W信号が“H”であるものとす
る。この場合には、スイッチ12はRAM13を選択してお
り、入力端子11からの量子化出力はRAM13に入力され
る。RAM13はセレクタ15を介してカウンタ17のカウン
ト出力が書込みアドレスとして入力されて、順次入力さ
れる量子化出力をブロックスキャンアドレスに記憶す
る。
る。この場合には、スイッチ12はRAM13を選択してお
り、入力端子11からの量子化出力はRAM13に入力され
る。RAM13はセレクタ15を介してカウンタ17のカウン
ト出力が書込みアドレスとして入力されて、順次入力さ
れる量子化出力をブロックスキャンアドレスに記憶す
る。
【0029】一方、セレクタ16は端子1を選択する。カ
ウンタ17の6ビット出力のうちの下位5ビットとMSB
とは排他的論理和回路31の一方入力端及び他方入力端に
夫々入力される。カウント出力のMSBが0の期間は、
下位5ビットはそのまま差分値作成回路32に与えられ
る。差分値作成回路32は表1に示す各ブロックスキャン
アドレスに対応する差分値を求める。カウント出力のM
SBが1になると、下位5ビットは反転して差分値作成
回路32に入力される。例えば、カウント出力が32
(“100000”)になると、差分値作成回路32には
“11111”(31)が入力され、カウント出力が3
3(“100001”)になると、差分値作成回路32に
は“11110”(30)が入力される。以下同様に、
カウント出力が増加する毎に排他的論理和回路31の出力
は減少し、結局、差分値作成回路32には32を境に折り
返したカウント出力が入力される。こうして、差分値作
成回路32は表1に示す全ての差分値を出力する。
ウンタ17の6ビット出力のうちの下位5ビットとMSB
とは排他的論理和回路31の一方入力端及び他方入力端に
夫々入力される。カウント出力のMSBが0の期間は、
下位5ビットはそのまま差分値作成回路32に与えられ
る。差分値作成回路32は表1に示す各ブロックスキャン
アドレスに対応する差分値を求める。カウント出力のM
SBが1になると、下位5ビットは反転して差分値作成
回路32に入力される。例えば、カウント出力が32
(“100000”)になると、差分値作成回路32には
“11111”(31)が入力され、カウント出力が3
3(“100001”)になると、差分値作成回路32に
は“11110”(30)が入力される。以下同様に、
カウント出力が増加する毎に排他的論理和回路31の出力
は減少し、結局、差分値作成回路32には32を境に折り
返したカウント出力が入力される。こうして、差分値作
成回路32は表1に示す全ての差分値を出力する。
【0030】すなわち、差分値は4種類しかなく32個
分のアドレスを発生させればよいので、差分値作成回路
32としてROMを用いる場合でも出力ビット数が5ビッ
トで構成することができ、従来に比してROMの規模を
5/6にすることができる。また、32個の差分値を出
力すればよく、ROM容量は従来の1/2でよい。
分のアドレスを発生させればよいので、差分値作成回路
32としてROMを用いる場合でも出力ビット数が5ビッ
トで構成することができ、従来に比してROMの規模を
5/6にすることができる。また、32個の差分値を出
力すればよく、ROM容量は従来の1/2でよい。
【0031】この差分値は遅延回路34によって遅延され
て加算器33に与えられており、加算器33は差分値作成回
路32からの差分値と遅延回路34からの前タイミングの差
分値とを加算することにより、表1に示すジグザグアド
レスを求めてセレクタ15,16に出力する。セレクタ16は
端子1に入力されるジグザグアドレスをRAM14に読出
しアドレスとして与えて量子化データをジグザグスキャ
ンして読出させる。RAM14から読出されたデータはス
イッチ20を介して出力端子21から出力される。
て加算器33に与えられており、加算器33は差分値作成回
路32からの差分値と遅延回路34からの前タイミングの差
分値とを加算することにより、表1に示すジグザグアド
レスを求めてセレクタ15,16に出力する。セレクタ16は
端子1に入力されるジグザグアドレスをRAM14に読出
しアドレスとして与えて量子化データをジグザグスキャ
ンして読出させる。RAM14から読出されたデータはス
イッチ20を介して出力端子21から出力される。
【0032】一方、R/W信号が“L”である場合に
は、量子化出力はRAM14に入力されるカウンタ17から
のブロックスキャンアドレスに基づいて書込まれる。こ
の場合には、セレクタ15は端子0に入力されるジグザグ
アドレスをRAM13に与えてデータをジグザグスキャン
させて読出す。RAM13からのデータはスイッチ20を介
して出力端子21から出力される。
は、量子化出力はRAM14に入力されるカウンタ17から
のブロックスキャンアドレスに基づいて書込まれる。こ
の場合には、セレクタ15は端子0に入力されるジグザグ
アドレスをRAM13に与えてデータをジグザグスキャン
させて読出す。RAM13からのデータはスイッチ20を介
して出力端子21から出力される。
【0033】このように、本実施例においては、ジグザ
グアドレスの差分値からブロックアドレスを求めるよう
にしており、差分値が4種類しかないので、ROMを用
いることなく、例えばゲート回路を使用して、ブロック
スキャンアドレスを発生させることができる。また、R
OMを用いる場合でも、ROM容量は従来の1/2でよ
く、出力ビット数も5/6でよい。すなわち、ブロック
サイズが8×8である場合には、ROMで差分値作成回
路32を含むアドレス発生回路を構成すると、ROMの容
量は32×5=160ビットとなり、従来に比して、1
/2×5/6=5/12となる。なお、ゲート回路を用
いて構成した場合には、回路規模を一層縮小することが
できる。
グアドレスの差分値からブロックアドレスを求めるよう
にしており、差分値が4種類しかないので、ROMを用
いることなく、例えばゲート回路を使用して、ブロック
スキャンアドレスを発生させることができる。また、R
OMを用いる場合でも、ROM容量は従来の1/2でよ
く、出力ビット数も5/6でよい。すなわち、ブロック
サイズが8×8である場合には、ROMで差分値作成回
路32を含むアドレス発生回路を構成すると、ROMの容
量は32×5=160ビットとなり、従来に比して、1
/2×5/6=5/12となる。なお、ゲート回路を用
いて構成した場合には、回路規模を一層縮小することが
できる。
【0034】
【発明の効果】以上説明したように本発明によれば、回
路規模を低減することができるという効果を有する。
路規模を低減することができるという効果を有する。
【図1】本発明に係るジグザグスキャン回路の一実施例
を示すブロック図。
を示すブロック図。
【図2】実施例を説明するためのグラフ。
【図3】高能率符号化回路を示すブロック図。
【図4】図3の回路の動作を説明するための説明図。
【図5】ジグザグ走査を説明するための説明図。
【図6】従来のジグザグスキャン回路を示すブロック
図。
図。
【図7】ブロックスキャンからジグザグスキャンへのア
ドレス変換を説明するための説明図。
ドレス変換を説明するための説明図。
13,14…RAM 15,16…セレクタ 17…カウンタ 31…排他的論理和回路 32…差分値作成回路 33…加算器 36…遅延回路
Claims (2)
- 【請求項1】 ブロックスキャンアドレスに基づいて所
定のブロックデータを順次記憶するメモリと、 前記ブロックスキャンアドレスを順次入力し前後のブロ
ックスキャンアドレスに夫々対応するジグザグアドレス
同士の差分値を作成する差分値作成回路と、 前記連続した差分値の和を求めることによりジグザグア
ドレスを発生して前記メモリに記憶されたデータをジグ
ザグ走査して出力させるアドレス発生手段とを具備した
ことを特徴とするジグザグスキャン回路。 - 【請求項2】 前記アドレス発生手段は、前記連続した
ジグザグアドレスに対応する差分値の配列を利用して前
記差分値作成回路からの差分値の数以上のジグザグアド
レスを発生することを特徴とする請求項1に記載のジグ
ザグスキャン回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3202890A JPH0548903A (ja) | 1991-08-13 | 1991-08-13 | ジグザグスキヤン回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3202890A JPH0548903A (ja) | 1991-08-13 | 1991-08-13 | ジグザグスキヤン回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0548903A true JPH0548903A (ja) | 1993-02-26 |
Family
ID=16464901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3202890A Pending JPH0548903A (ja) | 1991-08-13 | 1991-08-13 | ジグザグスキヤン回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0548903A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8812075B2 (en) | 2004-01-08 | 2014-08-19 | Neurosky, Inc. | Contoured electrode |
-
1991
- 1991-08-13 JP JP3202890A patent/JPH0548903A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8812075B2 (en) | 2004-01-08 | 2014-08-19 | Neurosky, Inc. | Contoured electrode |
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