JPH0548903A - ジグザグスキヤン回路 - Google Patents

Abstract

(57)【要約】 【目的】ジグザグアドレスを発生する回路の規模を低減
する。 【構成】カウンタ17の出力のＭＳＢと下位５ビットとは
排他的論理和回路31に入力する。排他的論理和回路31は
カウンタ出力を３２から折り返して差分値作成回路32に
与える。差分値作成回路32はジグザグアドレスの差分値
を求める。この差分値はブロックスキャンアドレスの３
２から折り返しており、３２個の差分値で８×８の全ブ
ロックスキャンアドレスに対応する。ジグザグアドレス
を指定するための出力ビット数は５ビットであり、結
局、従来に比して５／１２の回路規模で構成することが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ジグザグスキャン回路
に関し、特に、画像圧縮されて量子化されたデータをジ
グザグ走査して出力するものに好適のジグザグスキャン
回路に関する。

【０００２】

【従来の技術】近年、電子機器におけるディジタル技術
の進歩は著しい。ディジタル画像処理技術の分野におい
ては、画像圧縮技術の進歩に目覚ましいものがある。こ
の画像圧縮技術は、ディジタル伝送及び記録等の効率を
向上させるために、より小さいビットレイトで画像を符
号化する技術である。この技術としては、予測符号化技
術及び直交符号化技術（「ＴＶ画像の多次元信号処理」
吹抜敬彦著、日刊工業新聞社刊に詳述）等がある。更
に、これらの符号化によって圧縮された符号に対して、
ハフマン符号等の可変長符号化を施すことによって、更
に一層の画像圧縮が可能である。

【０００３】特に、静止画に関しては、直交符号化とし
てＤＣＴ（離散コサイン変換）方式を採用し、ハフマン
符号を用いて可変長符号化する方式が有力である。図３
はこのような符号化規格を採用した高能率符号化装置の
一例を示すブロック図である。図３の装置では、画像デ
ータを約数十分の１に圧縮しても、原画に近い再生画像
を得ることができる。

【０００４】入力端子１には、図４（ａ）に示すよう
に、８×８画素のブロック単位の画像データを入力す
る。各ブロックのデータは、図４（ｂ）に示すように、
ブロックスキャンされてＤＣＴ回路２に与える。なお、
図４では８×８画素単位のブロックの例を示している
が、４×４又は１６×１６等の画素単位でブロックデー
タを構成してもよい。なお、入力画像データについて特
には規定はなく、Ｒ，Ｇ，Ｂデータ又は色差信号データ
等のデータを入力する。

【０００５】ＤＣＴ回路２は、入力された画像データを
８×８のブロック単位でＤＣＴ処理して周波数領域に変
換する。ＤＣＴ処理後のデータは、図４（ｃ）に示すよ
うに、水平及び垂直の周波数成分毎に低域から高域に順
次配列される。図４（ｃ）の先頭のデータはＤＣ成分で
あり、ブロックの平均を示す。他の部分はＡＣ成分であ
り、絵柄が細かくなるほど、高い周波数成分までデータ
が存在する。ＤＣＴ処理されたデータを、量子化回路３
において、所定の量子化係数で量子化する。量子化係数
を大きな値に設定することによって、データの圧縮量を
増大させることができ、最終的なデータの圧縮率を決定
することができる。

【０００６】量子化されたデータは、ジグザグスキャン
回路４に入力する。通常、画像データをＤＣＴ処理して
量子化すると、ＤＣ近傍のみにデータが集中する傾向に
ある。この性格を利用して、図５に示すように、水平及
び垂直の低周波成分から順次符号化する。すなわち、ジ
グザグスキャン回路４は、図５に示すように、低周波数
成分から高周波成分へジグザグに走査して、量子化出力
を順次ハフマン符号変換回路５に出力する。ハフマン符
号変換回路５は例えば量子化出力のゼロランと非零係数
との組に対して２次元ハフマン符号化を行う。ハフマン
符号化は、出現確率が大きいデータほど短いビット長の
データに変換することによりビットレートを低減させる
ものである。量子化出力の非零係数はＤＣ近傍に比較的
集中することから、ハフマン符号化によって更に一層の
圧縮が可能である。このように、ＤＣＴ処理及び量子化
処理されたデータは、ハフマン符号化によって一層圧縮
されて出力される。

【０００７】図６は図３において採用されている従来の
ジグザグスキャン回路の具体的な構成を示すブロック図
である。図６はブロックサイズが８×８のデータをジグ
ザグに走査する例を示している。図７はブロックスキャ
ンからジグザグスキャンへのアドレス変換を示す説明図
である。

【０００８】入力端子11を介して入力される量子化デー
タはスイッチ12を介してＲＡＭ13，14に与える。この量
子化データは、前述したように、水平及び垂直の低周波
成分から高周波成分に向かって順次配列しており、図７
（ａ）に示すように、ブロックスキャン順でＲＡＭ13，
14に書込まれる。なお、スイッチ12は１ブロックデータ
の入力毎にレベルが変化するＲ／Ｗ信号によって制御し
ており、ハイレベル（以下、“Ｈ”という）のＲ／Ｗ信
号によってＲＡＭ13を選択し、ローレベル（以下、
“Ｌ”という）のＲ／Ｗ信号によってＲＡＭ14を選択す
る。また、Ｒ／Ｗ信号はＲＡＭ14のR/W 端に与えると共
に、インバータ19によって反転してＲＡＭ13のR/W 端及
びスイッチ20に与える。これにより、ＲＡＭ13，14には
１ブロックデータの入力毎にデータが交互に書込まれ、
データの書込みが行われていないＲＡＭからデータの読
出しが行われてスイッチ20を介して出力端子21に出力さ
れるようになっている。

【０００９】ＲＡＭ13，14の書込み及び読出しアドレス
は夫々セレクタ15，16によって指示する。セレクタ15
は、“Ｈ”のＲ／Ｗ信号によって、端子１に入力される
カウンタ17の出力をそのままＲＡＭ13に書込みアドレス
として与え、“Ｌ”のＲ／Ｗ信号によって端子０に入力
されるジグザグＲＯＭ18の出力をＲＡＭ13に読出しアド
レスとして与える。また、同様にセレクタ16は、“Ｌ”
のＲ／Ｗ信号によって端子０に入力されるカウンタ17の
出力をそのままＲＡＭ14に書込みアドレスとして与え、
“Ｈ”のＲ／Ｗ信号によって端子１に入力されるジグザ
グＲＯＭ18の出力をＲＡＭ14に読出しアドレスとして与
える。

【００１０】６４進のカウンタ17は１ブロックデータの
入力毎にブロッククリア信号が入力されてクリアされ、
クロックをカウントして６ビットのカウント出力をジグ
ザグＲＯＭ18及びセレクタ15，16に出力する。このカウ
ンタ17の出力に基づいて、ＲＡＭ13，14は図７（ａ）に
示すブロックスキャンデータを書込む。ジグザグＲＯＭ
18は、ブロックスキャンされたデータをジグザグスキャ
ン（図７（ｂ））させるためのデータを格納している。
すなわち、ＲＯＭ18は、図７（ａ）の番号で示すブロッ
クスキャンされたデータ１，８，１６，９，２，３，…
の順にデータを読出させるためのデータを格納してい
る。ジグザグスキャンＲＯＭ18の出力は、セレクタ15，
16を介してＲＡＭ13，14に与える。これにより、ＲＡＭ
13，14からはジグザグスキャンされたデータが出力され
る。

【００１１】図７（ａ），（ｂ）に示すように、ブロッ
クスキャンされたデータをジグザグスキャンさせて出力
させるためのアドレス変換は極めて複雑である。このた
め、図６においてはアドレス発生用にジグザグＲＯＭ18
を採用している。ブロックサイズが８×８である場合に
はアドレスを指定するために６ビットの出力を出力する
必要があり、ジグザグＲＯＭ18として（８×８）×６＝
３８４ビットの容量のものを採用する必要がある。ま
た、ブロックサイズを１６×１６にすると、ジグザグＲ
ＯＭとして（１６×１６）×８＝２０４８ビットの容量
が必要となる。このように、ブロック容量に伴ってアド
レス発生用のジグザグＲＯＭとして大容量のものを使用
する必要があり、回路規模が著しく増大するという問題
があった。

【００１２】

【発明が解決しようとする課題】このように、上述した
従来のジグザグスキャン回路においては、ジグザグアド
レスを発生させるために比較的大容量のＲＯＭが必要で
あり、回路規模が大きいという問題点があった。

【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、回路規模を低減することができるジグザグ
スキャン回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明に係るジグザグス
キャン回路は、ブロックスキャンアドレスに基づいて所
定のブロックデータを順次記憶するメモリと、前記ブロ
ックスキャンアドレスを順次入力し前後のブロックスキ
ャンアドレスに夫々対応するジグザグアドレス同士の差
分値を作成する差分値作成回路と、前記連続した差分値
の和を求めることによりジグザグアドレスを発生して前
記メモリに記憶されたデータをジグザグ走査して出力さ
せるアドレス発生手段とを具備したものである。

【００１５】

【作用】本発明において、アドレス発生手段は、ジグザ
グアドレスの差分値からジグザグアドレスを発生してい
る。ジグザグアドレスの差分値は所定の規則性を有して
おり、アドレス発生手段は、全ブロックスキャンアドレ
スよりも少ない差分値で全ジグザグアドレスを発生する
ことができる。したがって、全ブロックスキャンアドレ
スに対応した差分値を発生させる必要はなく、回路規模
は小さいものとなる。

【００１６】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係るジグザグスキャン回路
の一実施例を示すブロック図である。図１において図６
と同一物には同一符号を付してある。

【００１７】入力端子11には量子化回路からのブロック
スキャンされた量子化出力を入力する。この量子化出力
はスイッチ12を介してＲＡＭ13，14に与える。ＲＡＭ1
3，14の書込み及び読出しアドレスは夫々セレクタ15，1
6によって制御する。また、ＲＡＭ13，14の書込み及び
読出しは１ブロックデータの入力毎に“Ｈ”，“Ｌ”が
切換わるＲ／Ｗ信号によって制御する。ＲＡＭ14のR/W
端にはＲ／Ｗ信号をそのまま入力し、ＲＡＭ13のR/W 端
にはＲ／Ｗ信号をインバータ19によって反転させて入力
しており、ＲＡＭ13，14は“Ｈ”のＲ／Ｗ信号によって
読出しを行い、“Ｌ”のＲ／Ｗ信号によって書込みを行
う。

【００１８】Ｒ／Ｗ信号はスイッチ12に与えると共に、
インバータ19によって反転させてスイッチ20にも与え
る。スイッチ12，20はＲ／Ｗ信号の“Ｈ”でＲＡＭ13を
選択し、“Ｌ”でＲＡＭ14を選択する。こうして、ＲＡ
Ｍ13のデータ書込み時には、ＲＡＭ14からデータが読出
されてスイッチ20を介して出力端子21にデータが出力さ
れ、ＲＡＭ14のデータ書込み時には、ＲＡＭ13からデー
タが読出されてスイッチ20を介して出力端子21にデータ
が出力される。

【００１９】更に、Ｒ／Ｗ信号はセレクタ15，16にも与
えており、セレクタ15は、“Ｈ”のＲ／Ｗ信号によっ
て、端子１に入力されるカウンタ17の出力をそのままＲ
ＡＭ13に書込みアドレスとして与え、“Ｌ”のＲ／Ｗ信
号によって端子０に入力される加算器33の出力をＲＡＭ
13に読出しアドレスとして与える。また、同様に、セレ
クタ16は、“Ｌ”のＲ／Ｗ信号によって端子０に入力さ
れるカウンタ17の出力をそのままＲＡＭ14に書込みアド
レスとして与え、“Ｈ”のＲ／Ｗ信号によって端子１に
入力される加算器33の出力をＲＡＭ14に読出しアドレス
として与えるようになっている。

【００２０】ところで、下記表１はセレクタ15，16を介
してＲＡＭ13，14に与えられるブロックスキャンアドレ
スとジグザグアドレスとの関係を示している。

【００２１】

【表１】

【００２２】ブロックスキャンアドレスを入力順に０，
１，２，３，４，…とすると、ジグザグアドレスは、表
１に示すように、ＤＣ，１，８，１６，９，２，３，…
の順となる。すなわち、ジグザグアドレスは直前のアド
レスに順次＋１，＋７，＋８，…を加算して作成するこ
とができる。この前後のジグザグアドレスの差分値は、
表１に示すように、−７，１，７，８の４種類しか存在
しない。図２は横軸にブロックスキャンアドレスをとり
縦軸に差分値をとってジグザグアドレスの変化の特性を
示すグラフである。この図２に示すように、差分値はブ
ロックスキャンアドレスの３２を境に折り返す。

【００２３】本実施例はこれらの原理を利用した構成と
なっている。すなわち、６４進のカウンタ１７にはブロ
ッククリア信号を入力して、１ブロックデータの入力毎
にカウント値をリセットする。カウンタ17は所定のクロ
ックをカウントし、カウント出力をＲＡＭ13，14の書込
みアドレスとしてセレクタ15の端子１及びセレクタ16の
端子０に出力すると共に、排他的論理和回路31にも出力
する。この場合、カウンタ17のカウント出力の下位５ビ
ットは排他的論理和回路31の一方入力端に入力し、ＭＳ
Ｂ（最上位ビット）は排他的論理和回路31の他方入力端
に入力する。排他的論理和回路31はカウント出力のＭＳ
Ｂが０である場合には、カウント出力の下位５ビットを
そのまま出力し、ＭＳＢが１である場合には下位５ビッ
トを反転させて出力するようになっている。

【００２４】排他的論理和回路31の出力は差分値作成回
路32に与える。差分値作成回路32はＲＯＭ又はゲート回
路によって構成しており、順次入力されるカウント出力
（ブロックスキャンアドレス）の下位５ビットに夫々対
応する差分値（表１参照）を作成して加算器33に出力す
る。加算器33の出力はセレクタ15の端子０及びセレクタ
16の端子１に与えると共に、遅延回路34にも与える。遅
延回路34はブロッククリア信号によってクリアされ、入
力された信号を遅延させて加算器33に出力する。加算器
33は差分値作成回路32からの差分値と遅延回路34からの
前タイミングの差分値とを加算することにより、表１の
ジグザグアドレスを発生して出力するようなっている。

【００２５】次に、このように構成された実施例の動作
について説明する。

【００２６】入力端子11を介して入力される量子化出力
はスイッチ12を介してＲＡＭ13，14に与える。１ブロッ
クデータ入力毎に変化するＲ／Ｗ信号によって、スイッ
チ12の切換え及びＲＡＭ14を制御すると共に、Ｒ／Ｗ信
号をインバータ19によって反転させてスイッチ20の切換
え及びＲＡＭ13を制御する。これにより、ＲＡＭ13にデ
ータが書込まれている場合にはＲＡＭ14からデータが読
出されて出力端子21に出力され、ＲＡＭ14にデータが書
込まれている場合にはＲＡＭ13からデータが読出されて
出力端子21に出力される。

【００２７】セレクタ15，16はＲ／Ｗ信号に制御されて
端子１，０を選択する。これにより、ＲＡＭ13にデータ
が入力されている場合には、セレクタ15を介してカウン
タ17の出力が書込みアドレスとしてＲＡＭ13に入力さ
れ、ＲＡＭ14にデータが入力されている場合には、セレ
クタ16を介してカウンタ14の出力が書込みアドレスとし
てＲＡＭ14に入力される。カウンタ17はクロックをカウ
ントしており、ＲＡＭ13，14は表１に示すブロックスキ
ャンアドレスが順次与えられて、入力されたデータを順
次書込む。

【００２８】いま、Ｒ／Ｗ信号が“Ｈ”であるものとす
る。この場合には、スイッチ12はＲＡＭ13を選択してお
り、入力端子11からの量子化出力はＲＡＭ13に入力され
る。ＲＡＭ13はセレクタ15を介してカウンタ17のカウン
ト出力が書込みアドレスとして入力されて、順次入力さ
れる量子化出力をブロックスキャンアドレスに記憶す
る。

【００２９】一方、セレクタ16は端子１を選択する。カ
ウンタ17の６ビット出力のうちの下位５ビットとＭＳＢ
とは排他的論理和回路31の一方入力端及び他方入力端に
夫々入力される。カウント出力のＭＳＢが０の期間は、
下位５ビットはそのまま差分値作成回路32に与えられ
る。差分値作成回路32は表１に示す各ブロックスキャン
アドレスに対応する差分値を求める。カウント出力のＭ
ＳＢが１になると、下位５ビットは反転して差分値作成
回路32に入力される。例えば、カウント出力が３２
（“１０００００”）になると、差分値作成回路32には
“１１１１１”（３１）が入力され、カウント出力が３
３（“１００００１”）になると、差分値作成回路32に
は“１１１１０”（３０）が入力される。以下同様に、
カウント出力が増加する毎に排他的論理和回路31の出力
は減少し、結局、差分値作成回路32には３２を境に折り
返したカウント出力が入力される。こうして、差分値作
成回路32は表１に示す全ての差分値を出力する。

【００３０】すなわち、差分値は４種類しかなく３２個
分のアドレスを発生させればよいので、差分値作成回路
32としてＲＯＭを用いる場合でも出力ビット数が５ビッ
トで構成することができ、従来に比してＲＯＭの規模を
５／６にすることができる。また、３２個の差分値を出
力すればよく、ＲＯＭ容量は従来の１／２でよい。

【００３１】この差分値は遅延回路34によって遅延され
て加算器33に与えられており、加算器33は差分値作成回
路32からの差分値と遅延回路34からの前タイミングの差
分値とを加算することにより、表１に示すジグザグアド
レスを求めてセレクタ15，16に出力する。セレクタ16は
端子１に入力されるジグザグアドレスをＲＡＭ14に読出
しアドレスとして与えて量子化データをジグザグスキャ
ンして読出させる。ＲＡＭ14から読出されたデータはス
イッチ20を介して出力端子21から出力される。

【００３２】一方、Ｒ／Ｗ信号が“Ｌ”である場合に
は、量子化出力はＲＡＭ14に入力されるカウンタ17から
のブロックスキャンアドレスに基づいて書込まれる。こ
の場合には、セレクタ15は端子０に入力されるジグザグ
アドレスをＲＡＭ13に与えてデータをジグザグスキャン
させて読出す。ＲＡＭ13からのデータはスイッチ20を介
して出力端子21から出力される。

【００３３】このように、本実施例においては、ジグザ
グアドレスの差分値からブロックアドレスを求めるよう
にしており、差分値が４種類しかないので、ＲＯＭを用
いることなく、例えばゲート回路を使用して、ブロック
スキャンアドレスを発生させることができる。また、Ｒ
ＯＭを用いる場合でも、ＲＯＭ容量は従来の１／２でよ
く、出力ビット数も５／６でよい。すなわち、ブロック
サイズが８×８である場合には、ＲＯＭで差分値作成回
路32を含むアドレス発生回路を構成すると、ＲＯＭの容
量は３２×５＝１６０ビットとなり、従来に比して、１
／２×５／６＝５／１２となる。なお、ゲート回路を用
いて構成した場合には、回路規模を一層縮小することが
できる。

【００３４】

【発明の効果】以上説明したように本発明によれば、回
路規模を低減することができるという効果を有する。

【図面の簡単な説明】

【図１】本発明に係るジグザグスキャン回路の一実施例
を示すブロック図。

【図２】実施例を説明するためのグラフ。

【図３】高能率符号化回路を示すブロック図。

【図４】図３の回路の動作を説明するための説明図。

【図５】ジグザグ走査を説明するための説明図。

【図６】従来のジグザグスキャン回路を示すブロック
図。

【図７】ブロックスキャンからジグザグスキャンへのア
ドレス変換を説明するための説明図。

【符号の説明】

13，14…ＲＡＭ 15，16…セレクタ 17…カウンタ 31…排他的論理和回路 32…差分値作成回路 33…加算器 36…遅延回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ブロックスキャンアドレスに基づいて所
   定のブロックデータを順次記憶するメモリと、 前記ブロックスキャンアドレスを順次入力し前後のブロ
   ックスキャンアドレスに夫々対応するジグザグアドレス
   同士の差分値を作成する差分値作成回路と、 前記連続した差分値の和を求めることによりジグザグア
   ドレスを発生して前記メモリに記憶されたデータをジグ
   ザグ走査して出力させるアドレス発生手段とを具備した
   ことを特徴とするジグザグスキャン回路。
2. 【請求項２】 前記アドレス発生手段は、前記連続した
   ジグザグアドレスに対応する差分値の配列を利用して前
   記差分値作成回路からの差分値の数以上のジグザグアド
   レスを発生することを特徴とする請求項１に記載のジグ
   ザグスキャン回路。