JPH0482075B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体レーザ素子に関し、特に注入電
流が大きい場合でも発振に寄与しない無効電流の
発生を有効に阻止し得る素子構造を確立したもの
である。

＜従来の技術＞ レーザ発振用活性層を、活性層より屈折率が低
くエネルギーギヤツプの大なる半導体層で囲んだ
いわゆる埋込型の半導体レーザ素子は、発振閾電
流値が低い、高速変調が可能である等数多くの利
点をもつており、光電信システムや光フアイバー
を用いた光計測システム用の光源として優れ、産
業上非常に重要な素子となつている。しかし、こ
の埋込型半導体レーザ素子では、注入電流量を増
加していくと活性層を通らない無効電流が急激に
増大し、これが出力の最大値を制限する結果とな
つている。また、この無効電流は温度の上昇とと
もに増加することも知られており、これが利用で
きる温度範囲を制限する大きな要因となつてい
る。特に、光フアイバーの損失の最も少ない波長
1.1〜1.6μｍ帯に発光波長を有するため産業界で
重要視されつつあるInGaAsP／InP系の埋込型半
導体レーザではこのことが実用上最大の障害とな
つている。

さて、上記無効電流の原因は次の様に考えられ
る。埋込型半導体レーザは主として第４図又は第
５図に例示した様な構造を利用している。第４図
は、例えばｎ型InP基板１上にｎ型InPバツフア
ー層２、ノンドーブInGaAsP層３、ｐ型クラツ
ド層４を順次エピタキシヤル成長した後、通常の
化学エツチング法を用いてこの成長層をメサ型に
エツチング成形し、この両側にｐ型InP埋込層
５、ｎ型InP埋込層６を成長したものである。第
５図は、例えばｎ型InP基板１上にｐ型InP埋込
層５、ｎ型InP埋込層を順次成長した後、通常の
化学エツチング法を用いて溝を彫り、その後InP
バツフアー層２、InGaAsP活性層３、ｐ型InPク
ラツド層４を順次成長させたものである。いずれ
の構造の素子においても、レーザ発振は活性層３
を通る電流７−ａによつて生ずる。一方、活性層
３以外の部分では、活性層３の両側のｐ型及びｎ
型埋込層５，６によつて作られるｐ−ｎ接合が逆
バイアスされているため、注入電流７が小さい時
はこの部分には殆んど電流が流れない。しかし、
注入電流量を大きくしていくと、活性層３の両側
のｐ型及びｎ型埋込層５，６にもかなりの電流が
流れるようになる。この原因はクラツド層４から
埋込層５へ流れる電流７−ｂによつてクラツド層
４、ｎ型埋込層６、ｐ型埋込層５、バツフアー層
２によつて作られるサイリスタが導通するためで
ある（樋口他：レーザ研究13巻２号p29（1985））。
ここで電流７−ｂはサイリスタのゲート電流の役
目を果している。このゲート電流７−ｂを小さく
する一つの方法は活性層３をｐ型埋込層５とｎ型
埋込層６のちようど接合面の部位に形成すればよ
いが、現在の液相エピタキシヤル技術と化学エツ
チング技術ではそのような精密な層厚制御は困難
であり、上述の原因によつて生じる無効電流を防
ぐことは不可能に近い。

＜発明の目的＞ 本発明は、上述の問題点に鑑みゲート電流７−
ｂを極力抑えて無効電流が注入電流量によつて大
幅には変化しないような構造の埋込型半導体レー
ザ素子を提供することを目的とする。

＜発明の構成＞ 本発明は上述の目的を達成するため、ストライ
プ状メサ部及び該メサ部内にメサの幅より狭いス
トライプ状溝が設けられた第１導電型の半導体基
板と、該半導体基板上の前記ストライプ状メサ部
以外の領域に形成された第２導電型の第１埋込層
と、前記ストライプ状溝以外の前記メサ部上及び
前記第１埋込層上に形成された第１導電型の第２
埋込層と、前記ストライプ状溝内に積層形成され
た第１導電型の第１クラツド層またはバツフアー
層及び該第１クラツド層またはバツフアー層より
屈折率が高くエネルギーギヤツプの小さい活性層
及び一部の第２導電型の第２クラツド層とを有
し、前記第２導電型の第２クラツド層はさらに前
記メサ部と前記第２埋込層上方を覆つて形成され
てなることを特徴とする。本発明の半導体レーザ
素子は、上記の構成によりレーザ発振に寄与しな
い無効電流の発生を抑制できる。

＜実施例＞ 第１図は本発明の１実施例を示す半導体レーザ
素子の構成図である。第２図はその製造方法を説
明する製造工程図である。まずｎ型（100）InP
基板１上にSiO₂膜８をプラズマCVD法等で蒸着
し、これを通常のホトリソグラフイー法により幅
7μｍのストライプ状にエツチングする。ただし、
ストライプの方向は＜０１１＞である。次にこの
SiO₂膜８をマスクとして濃塩酸によりこのInP基
板１をエツチングし高さ1μｍのメサストライプ
９を形成する（第２図Ａ）。次に、この基板上に
液相エピタキシヤル成長法によりｐ型InP第１埋
込層５を成長させた後、SiO₂膜８をフツ酸によ
り除去し、再度フオトリソグラフイー法によりメ
サストライプの中央部に幅4μｍの溝１０をエツ
チング形成する（第２図Ｂ）。エツチング液は濃
塩酸を用いる。さらに液相エピタキシヤル成長法
によりｎ型InPクラツド層２とｎ型InP第２埋込
層６を同時成長させ、さらにこれに積層してアン
ドープInGaAsP活性層３、ｐ型InPクラツド層４
を順次成長形成する（第２図Ｃ）。ｎ側電極とし
てAu−Ge−Ni、ｐ側電極としてAu−Znを蒸着
し、熱処理を施して駆動用金属電極とする。

本発明の動作上の特徴は第１埋込層５をクラツ
ド層４と分離することにより、クラツド層４、第
２埋込層６、第１埋込層５、基板１によつて形成
される電流遮断用サイリスタが導通することを防
止した点にある。クラツド層４と第１埋込層５と
はメサストライプの壁によつて遮断されており、
第４図におけるゲート電流７−ｂは流れることが
できない構造となつている。しかしながら、この
構造ではクラツド層４から活性層３を通らずにこ
のメサストライプの壁部を通つて流れる無効電流
が存在することになる。この点を更に詳しく説明
するために、第４図の素子の構造に等価回路を重
ねて示したものを第３図Ａ（尚、第５図の素子も
同じ等価回路となる）に、第１図に示す本実施例
の素子構造に等価回路を重ねて示したものを第５
図Ｂに示す。電流阻止構造はいずれの素子でもサ
イリスタの等価回路１１によつて表わされるが、
第３図Ａの構造では、注入電流（I_T）７が増加す
るにつれてこのサイリスタに対するゲート電流I_G
も増加し、その結果サイリスタが導通し、その増
幅作用のためにI_Gより遥かに大きな電流I_Sが電流
阻止部を通つて流れることになる。I_Sはダイオー
ドD_Aで表わされる活性層を含む二重ヘテロ構造
発光ダイオード部を通らない無効電流であるか
ら、この等価回路で表わされる第４図や第５図の
構造の素子では、注入電流が増加するにつれて無
効電流も急激に増加することが分かる。一方、第
３図Ｂでは、注入電流が増加するにつれて活性層
と並列に接続されたダイオードD_Sを通る無効電
流は増加するが、その量は注入電流量に単に比例
するだけであり、サイリスタ部は非導通状態に保
持されている。このため、注入電流をいくら増加
させても無効電流の割合はほとんど一定であり、
高出力動作が可能となる。本実施例では室温で70
ｍＷ以上の高出力動作が可能となり、また無効電
流による発熱の影響が少ないため140℃以上の高
温まで連続してレーザ発振が可能であつた。

上記実施例ではエピタキシヤル成長用基板とし
てｎ型基板の場合について説明を行なつたが、ｐ
型基板を用いた場合でも同様である。また、活性
層として1.3μｍの発光波長を呈するInGaAsPを
用いた場合について説明しているが、本発明はこ
れに限定されることなく、InPに格子定数が一致
する任意の組成のInGaAsP（発光波長1.1〜1.6μ
ｍ）を使用することも当然に可能である。また、
上記実施例においては、InP基板をメサストライ
プ状にエツチングしているが、このかわりにInP
基板上に基板と同じ導電型のInP層またはInPと
格子定数が一致し、エネルギーギヤツプが活性層
より大きいInGaAsP層（バツフアー層）を成長
した後、このバツフアー層をメサストライプ状に
エツチングして用いることも可能である。バツフ
アー層を用いることにより、基板中の欠陥による
影響を低減するることができる他、InPよりエネ
ルギーギヤツプの小さいInGaAsP層をバツフア
ー層として用いることにより、上記実施例の場合
に比べて単一横モード発振を容易に達成すること
が可能である。

上記実施例はInGaAsP／InP系の半導体レーザ
素子に限定されるものではなくGaAlAs／GaAs
系の半導体レーザ素子等にも適用できることは明
らかである。

＜発明の効果＞ 以上詳説した如く、本発明によれば、注入電流
を増加させても電流阻止層を通つて流れる電流を
殆んど増加させることなく、高出力動作の可能な
半導体レーザ素子を作製することができる。ま
た、その結果、活性層を通らない無効電流による
素子の発熱を防止することができ、極めて高い温
度まで動作することが可能な半導体レーザ素子を
作製することができる。

【図面の簡単な説明】

第１図は本発明の１実施例を示す半導体レーザ
素子の断面図である。第２図は第１図に示す半導
体レーザ素子の製作プロセスを示す製造工程説明
図である。第３図は従来の溝埋込型半導体レーザ
素子と第１図に示す半導体レーザ素子の断面図に
それぞれの等価回路を重ねて示した説明図であ
る。第４図及び第５図はそれぞれ従来の埋込型半
導体レーザの断面図である。 １…基板、２…バツフアー層、３…活性層、４
…クラツド層、５…第１埋込層、６…第２埋込
層、７…電流、８…SiO₂膜、９…メサ部、１０
…溝、V_B…バイアス電圧、I_T…全注入電流、I_G…
サイリスタのゲート電極、I_S…D_Sを流れる無効電
流、D_A…クラツド層、活性層、バツフアー層で
作られる発光ダイオード、D_S…クラツド層、埋
込層で作られるダイオード。

Claims (1)

【特許請求の範囲】
1. １ ストライプ状メサ部及び該メサ部内にメサの
   幅より狭いストライプ状溝が設けられた第１導電
   型の半導体基板と、該半導体基板上の前記ストラ
   イプ状メサ部以外の領域に形成された第２導電型
   の第１埋込層と、前記ストライプ状溝以外の前記
   メサ部上及び前記第１埋込層上に形成された第１
   導電型の第２埋込層と、前記ストライプ状溝内に
   積層形成された第１導電型の第１クラツド層また
   はバツフアー層及び該第１クラツド層またはバツ
   フアー層より屈折率が高くエネルギーギヤツプの
   小さい活性層及び一部の第２導電型の第２クラツ
   ド層とを有し、前記第２導電型の第２クラツド層
   はさらに前記メサ部と前記第２埋込層上方を覆つ
   て形成されてなることを特徴とする半導体レーザ
   素子。