JPH0481125A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、基準信号に位相同期したクロックを発生す
るＰＬＬ回路に関する。

［従来の技術］ 第６図は、Ｐ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　
Ｌｏｏｐ）回路の一例を示している。

同図において、基準信号Ｓ　ｒｅｆ　（第７図Ａに図示
）は分周器１１に供給されて分周され、この分周器１１
の出力信号５ｒｅｆ’　　（同図Ｂに図示）は位相検出
器１３に供給される。

また、電圧制御発振器２６の発振出力であるクロックＣ
ＬＫ　（同図Ｃに図示）は分周器１２に供給されて分周
され、この分周器１２の出力信号ＣＬＫ’　　（同図り
に図示）は位相検出器１３に供給される。

位相検出器１３では、信号５ｒｅｆ’と信号ＣＬＫ′と
が比較され、これらの位相ずれが検出される。

この位相検出器１３からは、信号ＣＬＫ’の位相が信号
Ｓ　ｒｅｆ　′の位相よりも早いときにローレベルとな
る信号Ｓｄ（同図Ｅに図示）と、信号ＣＬＫ’の位相が
信号５ｒｅｆ′の位相よりも遅いときにローレベルとな
る信号Ｓｕ（同図Ｆに図示）が出力される。

位相検出器１３より出力される信号ＳｄおよびＳＵはチ
ャージポンプ回路１４に供給される。このチャージポン
プ回路１４からは、信号Ｓｄがローレベルとなる期間は
ある直流値Ｅｏより低い電圧値となると共に、信号Ｓｕ
がローレベルとなる期間は直流値ＥＯより高い電圧値と
なる電圧パルスＰ　ｄ／ｕ　（同図Ｇに図示）が出力さ
れる。

チャージポンプ回路１４より出力される電圧パルスＰ　
ｄ／ｕはローパスフィルタ１５に供給される。

ローパスフィルタ１５からは、同図Ｈに示すような信号
Ｓ　ｃｎｔが出力され、この信号Ｓ　ｃｎｔは電圧制御
発振器２６に制御ｌｌｔ圧として供給される。この電圧
制御発振器２６における発振周波数は、信号Ｓ　ｃｎｔ
の電圧値が下がるときには低くなるように、上がるとき
には高くなるように制御される。

第８図は、電圧制御発振器２６の一例を示すものであり
、５１は１０６Ω程度の高抵抗素子、５２は水晶発振器
、５３および５４はインバータ回路、５５および５６は
コンデンサである。

以上の構成において、クロックＣＬＫの周波数が高くな
るときには、信号ＣＬＫ′の位相が信号Ｓ　ｒｅｆ　′
の位相より早くなり、信号Ｓ　ｃｎｔの電圧値が低くな
るため、電圧制御発振器２６より出力されるクロックＣ
ＬＫの周波数が低くなるように制御される。一方、クロ
ックＣＬＫの周波数が低くなるときには、信号ＣＬＫ′
の位相が信号Ｓ　ｒｅｆ′の位相より遅くなり、信号３
ｃｎｔの電圧値が高くなるため、電圧制御発振器２６よ
り出力されるクロックＣＬＫの周波数が高くなるように
Ｍ御される。

結局、上述の動作が繰り返されることにより、信号ＣＬ
Ｋ′の位相と信号５ｒｅｆ′の位相が一致するようにな
り、電圧制御発振器２６がらは、基準信号Ｓ　ｒｅｆに
位相同期した所定周波数のクロックＣＬＫが得られる。

［発明が解決しようとする課題］ ところで、第６図例のＰＬＬ回路における電圧制御発振
器２６は、第８図に示すように水晶発振器５２や高抵抗
素子５１を必要とするため、ディジタル論理素子だけで
構成し得る分周器１１．１２、位相検出器１３およびチ
ャージポン７１４と同一のチップ上に構成することがで
きながった。

第６図において、−点鎖線で囲む範囲は同一チップ上に
構成できる範囲を示している。

そこで、この発明では、発振手段を他の素子とと共に同
一チップ上に構成できるようにするものである。

［課題を解決するための手段］ この発明は、基準信号に位相同期したクロックを発生す
るＰＬＬ回路であって、基準信号を分周する第１の分周
手段と、クロックを分周する第２の分周手段と、第１お
よび第２の分周手段の出力信号の位相ずれを検出する位
相ずれ検出手段と、位相ずれ検出手段で検出される位相
ずれに応じた極性およびパルス幅の電圧パルスを発生す
る電圧パルス発生手段と、電圧パルス発生手段からの電
圧パルスがローパスフィルタに供給され、このローパス
フィルタの出力信号が発振周波数のＭ復信号として供給
され、クロックを発生する発振手段とよりなるものであ
る。

そして、発振手段は、奇数個のＣＭＯＳインバータ回路
が接続されたリングオシレータで構成され、このリング
オシレータの電源端子にローパスフィルタの出力信号が
供給されるものである。

［作　用コ 電源電圧が変化するとＣＭＯＳインバータ回路の遅延時
間が変化し、リングオシレータ１６より出力されるクロ
ックＣＬＫの周波数が変化する。

クロックＣＬＫの周波数変化に応じて電圧値が変化する
ローパスフィルタ１５の出力信号Ｓ　ｃｎｔをリングオ
シレータ１６のｔｉｔとして供給することで、リングオ
シレータ１６からは基準信号Ｓ　ｒｅｆに位相同期した
所定周波数のクロックＣＬＫを得ることが可能となる。

発振手段がディジタル論理素子で構成されるので、この
発振手段を他の素子と共に同一チップ上に構成すること
か可能となる。

［実　施　例］ 以下、第１区を参照しながら、この発明の一実施例につ
いて説明する。この第１図において、第６図と対応する
部分には同一符号を付し、その詳細説明は省略する。

同図において、　１６はリングオシレータであり、この
リングオシレータ１６の電源端子には、ローパスフィル
タ１５の出力信号Ｓ　ｃｎｔが供給される。

そして、こめリングオシレータ１６より出力されるクロ
ックＣＬＫは分周器１２に供給されて分周される。

リングオシレータ１６は、第２図に示すように、２Ｎ＋
１個（Ｎは０以上の整数）のＣＭＯＳインバータ回路Ｃ
Ｍ　＋〜ＣＭ２Ｎ４１がリング状に接続されで構成され
、ＣＭＯＳインバータ回路Ｃ回路Ｎ、ｌの出力信号がク
ロックＣＬＫとして出力される。

上述したローパスフィルタ１５の出力信号５ｃｎｔは、
インバータ回路ＣＭ、〜ＣＭ２Ｎ。１の電源として供給
される。各インバータ回路ＣＭ　＋〜ＣＭ２Ｎ。

における遅延時間は、一般に電源電圧が高くなるほど短
くなることが知られている（第３図参照）。

第４図Ａにはインバータ回路ＣＭ２ｓ−＋の出力信号、
つｔリクロックＣＬＫを示しており、同図Ｂにはインバ
ータ回路ＣＭ　＋〜ＣＭ　２−の出力信号を示している
。

上述したようにインバータ回路ＣＭＩ〜ＣＭ２Ｎ。

の持っている遅延時間が、それぞれＴ秒であるとする。

インバータ回路ＣＭ　２　Ｎ。１の出力信号であるクロ
ックＣＬＫがローレベルからハイレベルになったとする
と、Ｔ％後には次段のインバータ回路ＣＭ　＋の出力信
号の状態が変化し、さらにＴ秒後にはその次のインバー
タ回路ＣＭ　２の出力信号の状態が変化し、以下、順次
変化を繰り返して（２Ｎ十１）Ｔ秒後にはインバータ回
路ＣＭ２Ｎ、１の出力信号であるクロックＣＬＫが変化
することになる。

この場合、奇数個のインバータ回路ＣＭ、〜ＣＭ　２％
＋ｌが接続されて構成されているので、クロ・ツクＣＬ
Ｋｔ７）変化はハイレベルからローレベルへの変化とな
る。そして、再び逆の変化が次々とインバータ回路を伝
わり４２Ｎ＋１　）Ｔ秒後にクロックＣＬＫはローレベ
ルからハイレベルへ変化する。

そのため、クロックＣＬＫの立ち上がりから立ち下がり
までの期間は（２Ｎ＋１）Ｔ秒となり、また立ち下がり
から立ち上がりまでの期間は（２Ｎ＋１）Ｔ秒となる。

したがって、クロックＣＬＫの周期は２（２Ｎ＋ｌＴ秒
となり、その周波数は１／２　（２Ｎ＋１　）Ｔヘルツ
となる。

上述したように電源電圧が高くなるほどインバータ回路
ＣＭ１〜ＣＭ２−１の遅延時間が短くなるので、クロッ
クＣＬＫの周波数は高くなるように制御されることにな
る。

以上の構成において、　リングオシレータ１６より出力
されるクロックＣＬＫ　（第７図Ｃに図示）力周波数が
高くなるときには、信号ＣＬＫ’　　（同図りに図示）
の位相が信号５ｒｅｆ’　　（同図Ｂに図示）の位相よ
り早くなり、信号Ｓ　ｃｎｔ　（同図Ｈに図示）の電圧
値が低くなるため、　リングオシレータ１６を構成する
インバータ回路ＣＭ　＋〜ＣＭ２Ｎ−１の遅延時間が長
くなって、クロックＣＬＫの周波数が低゛くなるように
制御される。一方、クロックＣＬＫの周波数が低くなる
ときには、信号ＣＬＫ′の位相が信号５ｒｅｆ’の位相
より遅くなり、信号Ｓ　ｃｎｔの電圧値が高くなるため
、リングオシレータ１６を構成するインバータ回路ＣＭ
１〜ＣＭ２Ｎ−１の遅延時間が短くなって、クロックＣ
ＬＫの周波数が高くなるように制御される。

結局、上述の動作が繰り返されることにより、信号ＣＬ
Ｋ′の位相と信号５ｒｅｆ′の位相が一致するようにな
り、リングオシレータ１６からは基準信号Ｓ　ｒｅｆに
位相同期した所定周波数のクロックＣＬＫが得られる。

このように本例によれば、発振手段はインバータ回路Ｃ
Ｍ　＋〜ＣＭ　２　Ｎ。、で構成されるリングオシレ−
夕１６でもって構成されるものであり、こめリングオシ
レータ１６を、ディジタル論理回路で構成される分周器
１１、１２、位相検出器１３およびチャージポンプ回路
１４と共に、同一チップ上に構成することができる（第
１図に破線で囲む部分参照）。これにより外付は素子を
少なくでき。

容易に構成することができる。

ところで、リングオシレータ１６を、第５区に示すよう
に構成することにより、発振の中心周波数を変えること
ができる。

同図において、インバータ回路ＣＭ２，１．ＣＭ２Ｎ２
、ＣＭ２Ｎ−４、・　の出力信号が切換スイッチＳＷの
固定端子に供給され、この切換スイ・ソチＳＷの出力信
号はインバータ回路ＣＭ２Ｎ−１に入力される。

切換スイッチＳＷの切り換えは、外部より供給される切
換制御信号Ｓｓｗに基づいて行なわれる。

このような構成でもって切換スイッチＳＷが切り換えら
れると、　リングオシレータ１６を構成するインバータ
回路の接続段数（奇数）が変更されるので、クロックＣ
ＬＫの周期が変わり、発振の中心周波数が変わることに
なる。

［発明の効果コ 以上説明したように、この発明によれば、発振手段はイ
ンバータ回路で構成されるリングオシレータとされるの
で、このリングオシレータをディジタル論理回路で構成
される他の素子と共に、同一チップ上に構成することが
でき、外付は素子を少なくでき、容易に構成することが
できる。

また、リングオシレータを構成するインバータ回路の接
続段数を変更できるようにすることで、発振手段の中心
周波数を容易に変えることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図およ
び第５図はリングオシレータの構成図、第３図はＣＭＯ
Ｓインバータ回路の電源電圧と遅延時間との関係を示す
図、第４図はリングオシレータを構成するＣＭＯＳイン
バータ回路の出力を示す図、第６図はＰＬＬ回路の一例
の構成図、第７図は第６図例の各部の波形図、第８図は
電圧制御発振器の具体構成図である。 １２　・　・ １６　　　　　・ ＣＭ１′ＣＭ２Ｎ・ 分周器 位相検出器 チャージポンプ回路 ローパスフィルタ リングオシレータ ＣＭＯＳインバータ回路

Claims (2)

【特許請求の範囲】
1. （１）基準信号に位相同期したクロックを発生するＰＬ
   Ｌ回路において、 上記基準信号を分周する第１の分周手段と、上記クロッ
   クを分周する第２の分周手段と、上記第１および第２の
   分周手段の出力信号の位相ずれを検出する位相ずれ検出
   手段と、 上記位相ずれ検出手段で検出される位相ずれに応じた極
   性およびパルス幅の電圧パルスを発生する電圧パルス発
   生手段と、 上記電圧パルス発生手段からの電圧パルスがローパスフ
   ィルタに供給され、このローパスフィルタの出力信号が
   発振周波数の制御信号として供給され、上記クロックを
   発生する発振手段とよりなり、 上記発振手段は、奇数個のＣＭＯＳインバータ回路が接
   続されたリングオシレータで構成され、このリングオシ
   レータの電源端子に上記ローパスフィルタの出力信号が
   供給されるＰＬＬ回路。
2. （２）上記リングオシレータを構成するＣＭＯＳインバ
   ータ回路の接続段数を変更する手段を備える請求項１記
   載のＰＬＬ回路。