JPH0479574A - 位相同期クロック生成回路 - Google Patents
位相同期クロック生成回路Info
- Publication number
- JPH0479574A JPH0479574A JP2191745A JP19174590A JPH0479574A JP H0479574 A JPH0479574 A JP H0479574A JP 2191745 A JP2191745 A JP 2191745A JP 19174590 A JP19174590 A JP 19174590A JP H0479574 A JPH0479574 A JP H0479574A
- Authority
- JP
- Japan
- Prior art keywords
- output
- difference detection
- phase difference
- phase
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 50
- 230000001360 synchronised effect Effects 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Color Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期クロック生成回路に関し、特に映像信
号の時間軸誤差補正装置に用いられる位相同期クロック
生成回路に関する。
号の時間軸誤差補正装置に用いられる位相同期クロック
生成回路に関する。
従来、この位相同期クロック生成回路は、映像信号の時
間軸誤差補正装置（タイム・ベース・コレクタ：ＴＢＣ
）に用いられ、水平同期信号に基づき作成されている。
間軸誤差補正装置（タイム・ベース・コレクタ：ＴＢＣ
）に用いられ、水平同期信号に基づき作成されている。
第３図はかかる従来の一例を示す位相同期クロックの生
成回路図である。
成回路図である。
第３図に示すように、従来の位相同期クロック生成回路
は、水平同期信号を一方の入力とする位相差検出回路ｌ
と、この位相差検出回路１の出力を入力１〜且つその出
力を位相差検出回路１の他方の入力に供給する電圧制御
発振器（ＶＣＯ）２とを有し、このＶＣＯ２の出力を位
相同期クロック出力としている。
は、水平同期信号を一方の入力とする位相差検出回路ｌ
と、この位相差検出回路１の出力を入力１〜且つその出
力を位相差検出回路１の他方の入力に供給する電圧制御
発振器（ＶＣＯ）２とを有し、このＶＣＯ２の出力を位
相同期クロック出力としている。
ここで、位相同期クロックとして、水平同期信号周波数
（以下、ｆＨと称す）のＮ倍（Ｎ：任意の整数）のクロ
ックＮｘｆＨを生成する場合、位相差検出回路ｌが重要
になる。
（以下、ｆＨと称す）のＮ倍（Ｎ：任意の整数）のクロ
ックＮｘｆＨを生成する場合、位相差検出回路ｌが重要
になる。
第４図は第３図に示す位相差検出回路図である。
第４図に示すように、かかる位相差検出回路ｌは、ＶＣ
Ｏ２の出力を入力とする１７Ｎ分周器１６と、１／Ｎ分
周器１６の出力を入力とし且つ水平同期信号を制御信号
とする３ステートバツフア１７と、３ステートバツフア
１７の出力を入力とするローパスフィルタ（ＬＰＦ）ｌ
８とで構成きれ、ＬＰＦｌｓの出力を位相差検出回路
Ｉの出力としている。
Ｏ２の出力を入力とする１７Ｎ分周器１６と、１／Ｎ分
周器１６の出力を入力とし且つ水平同期信号を制御信号
とする３ステートバツフア１７と、３ステートバツフア
１７の出力を入力とするローパスフィルタ（ＬＰＦ）ｌ
８とで構成きれ、ＬＰＦｌｓの出力を位相差検出回路
Ｉの出力としている。
第５図は第３図に示す位相同期クロック生成回路の動作
を説明するための信号のタイミング図である。
を説明するための信号のタイミング図である。
第５図に示すように、位相差検出回路は位相同期時にｌ
／Ｎ分周器１６の出力の立下りと水平同期信号のタイミ
ングが一致する。また、ＶＣＯ２は位相差検出回路１の
出力電圧が高い程、発振周波数が高くなるならば、ｆＨ
が遅くなった時、１／Ｎ分周器１６の出力の立下りより
も水平同期信号のタイミングが速くなる。従って、３ス
テー）・バッファ１７の出力電圧が高くなり、ＶＣＯ２
の発振周波数を高くして、位相同期関係を持続するよう
に動作する。
／Ｎ分周器１６の出力の立下りと水平同期信号のタイミ
ングが一致する。また、ＶＣＯ２は位相差検出回路１の
出力電圧が高い程、発振周波数が高くなるならば、ｆＨ
が遅くなった時、１／Ｎ分周器１６の出力の立下りより
も水平同期信号のタイミングが速くなる。従って、３ス
テー）・バッファ１７の出力電圧が高くなり、ＶＣＯ２
の発振周波数を高くして、位相同期関係を持続するよう
に動作する。
上述した従来の位相同期クロック生成回路は、ｆＨが変
動した場合にＶＣＯの出力の位相も変化してしまうとい
う欠点がある。
動した場合にＶＣＯの出力の位相も変化してしまうとい
う欠点がある。
すなわち、位相差検出回路ｌの利得をにφ（Ｖ／ｒａｄ
）、ＶＣＯ２の利得をＫ ［ｒａｄ／ｖ：］、ＶＣ
Ｏ０の出力と理想ＮｘｆＨとの位相差をΔφ〔ｒａｄ）
、ｆＨの変動分をΔｆ■［：Ｈｚ］、および位相差検出
口１の出力の変化分をΔＶ ［ｖ：］とすると、安定状
態における回路の特性方程式は、 ΔＶ＝Ｘφ×Δφ ・・・・・・
（１）と表わされる。これにより、ＶＣＯ２の出力の位
相変化分Δφ［：ｒａｄ］は、次の（３）式で表わされ
、ｆＩ（の変動（Δｆａ）によりＶＣＯ２の出力位相が
変化する。
）、ＶＣＯ２の利得をＫ ［ｒａｄ／ｖ：］、ＶＣ
Ｏ０の出力と理想ＮｘｆＨとの位相差をΔφ〔ｒａｄ）
、ｆＨの変動分をΔｆ■［：Ｈｚ］、および位相差検出
口１の出力の変化分をΔＶ ［ｖ：］とすると、安定状
態における回路の特性方程式は、 ΔＶ＝Ｘφ×Δφ ・・・・・・
（１）と表わされる。これにより、ＶＣＯ２の出力の位
相変化分Δφ［：ｒａｄ］は、次の（３）式で表わされ
、ｆＩ（の変動（Δｆａ）によりＶＣＯ２の出力位相が
変化する。
＝αＸ△ｆＨ
（α・・・定数＋０）
本発明の目的は、かかる入力としての水平同期信号周波
数が変化しても、出力の位相を変化させないようにする
位相同期クロック生成回路を提供することにある。
数が変化しても、出力の位相を変化させないようにする
位相同期クロック生成回路を提供することにある。
本発明の位相同期クロック生成回路は、水平同期信号を
一方の入力とする第一の位相差検出回路と、前記第一の
位相差検出回路の出力を入力とする第一の発振器と、前
記第一の発振器の出力を一方の入力とする第二の位相差
検出回路と、前記第二の位相差検出回路の出力を入力と
し且つその出力を前記第一および第二の位相差検出回路
の他方の入力にそれぞれ供給する第二の発振器とを有し
、前記第一の発振器の出力を位相同期クロック出力とす
るように構成している。
一方の入力とする第一の位相差検出回路と、前記第一の
位相差検出回路の出力を入力とする第一の発振器と、前
記第一の発振器の出力を一方の入力とする第二の位相差
検出回路と、前記第二の位相差検出回路の出力を入力と
し且つその出力を前記第一および第二の位相差検出回路
の他方の入力にそれぞれ供給する第二の発振器とを有し
、前記第一の発振器の出力を位相同期クロック出力とす
るように構成している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す位相同期クロック
生成回路図である。
生成回路図である。
第１図に示すように、本実施例は第一および第二の位相
差検出回路１および３と、第一および第二の電圧制御発
振回路（ＶＣＯ）２および４とを有して構成される。第
一の位相差検出回路１は水平同期信号と第二のＶＣＯ４
の出力を入力し、また第二の位相差検出回路３は第一の
ＶＣＯ２の出力と第二のＶＣＯ４の出力を入力し、それ
ぞれ位相差を検出する。第一および第二のＶＣＯ２およ
び４はそれぞれ位相差検出回路１訃よび３の出力を入力
し、それぞれ位相同期クロック出力および位相差検出回
路ｌおよび３の他の入力を供給している。
差検出回路１および３と、第一および第二の電圧制御発
振回路（ＶＣＯ）２および４とを有して構成される。第
一の位相差検出回路１は水平同期信号と第二のＶＣＯ４
の出力を入力し、また第二の位相差検出回路３は第一の
ＶＣＯ２の出力と第二のＶＣＯ４の出力を入力し、それ
ぞれ位相差を検出する。第一および第二のＶＣＯ２およ
び４はそれぞれ位相差検出回路１訃よび３の出力を入力
し、それぞれ位相同期クロック出力および位相差検出回
路ｌおよび３の他の入力を供給している。
ここで、位相差検出回路１．３のゲインをそれぞれにφ
１〔ｖ／ｒａｄ〕、にφ２〔ｖ／ｒａｄ〕、ＶＣＯ２。
１〔ｖ／ｒａｄ〕、にφ２〔ｖ／ｒａｄ〕、ＶＣＯ２。
４のゲインをそれぞれＫｙｌ ［ｒａｄ／ｖ〕、 Ｋｙ
２（ｒａｄ／ＶＥ、ＶＣＯ２，４の出力と理想Ｎｘ ｆ
Ｈ（ｆｎは水平同期信号周波数、Ｎは任意の整数）との
位相差をそれぞれ△φ１［ｒａｄ〕、Δφ２（ｒａｄ〕
、ｆＨの変動分をΔｆ Ｔ（ＣＨ２］ 、位相差検出回
路１，３の出力の変化分をそれぞれΔＶｔＣＶ：］、Δ
Ｖ２ＣＶ）とすると、安定状態での回路の特性方程式は
、ΔＶ、 ＝にφ１×Δφ２ ・・・
・・・（４）Δ■２−にφ２×（Δφ２−△φｌ） ・・・・・・（６） と表わされる。それら又、ＶＣＯ２の出力の位相変化分
へφ１［ｒａｄ：］は、次の（８）式で表わされる。
２（ｒａｄ／ＶＥ、ＶＣＯ２，４の出力と理想Ｎｘ ｆ
Ｈ（ｆｎは水平同期信号周波数、Ｎは任意の整数）との
位相差をそれぞれ△φ１［ｒａｄ〕、Δφ２（ｒａｄ〕
、ｆＨの変動分をΔｆ Ｔ（ＣＨ２］ 、位相差検出回
路１，３の出力の変化分をそれぞれΔＶｔＣＶ：］、Δ
Ｖ２ＣＶ）とすると、安定状態での回路の特性方程式は
、ΔＶ、 ＝にφ１×Δφ２ ・・・
・・・（４）Δ■２−にφ２×（Δφ２−△φｌ） ・・・・・・（６） と表わされる。それら又、ＶＣＯ２の出力の位相変化分
へφ１［ｒａｄ：］は、次の（８）式で表わされる。
×ΔｆＨ・・・・・・（８）
従って、第１図の回路構成において、Ｋφ１×Ｋ ｙ
１ ＝ Ｋ φ２ ｘ Ｋｙ ２とすれば、ΔｆＦｌに
よらずに△φ１＝０とすることができる。但し、本回路
構成の場合、位相同期ループのルーズ遅延のためにｆＨ
変動の過渡時にはΔφ１−０になるとは限ら、１い。
１ ＝ Ｋ φ２ ｘ Ｋｙ ２とすれば、ΔｆＦｌに
よらずに△φ１＝０とすることができる。但し、本回路
構成の場合、位相同期ループのルーズ遅延のためにｆＨ
変動の過渡時にはΔφ１−０になるとは限ら、１い。
第２図は本発明の第二の実７１ｉ！ｉ例を示す位相同期
クロック生成回路図である。
クロック生成回路図である。
第２図に示すように、本実施例も第一および第二の位相
差検出回路１および３と、第一および第二のＶＣＯ５お
よび４と、を有し、さらに水平同期信号を入力しその出
力を第一のＶＣＯ５に供給する単安定マルチバイブレー
タ回路（ＭＭＶ）６を設けている。要するに、本実施例
は前述した第一の実施例と比較し、位相差検出回路１お
よび３と、第二のＶＣＯ４とは、まったく同一である。
差検出回路１および３と、第一および第二のＶＣＯ５お
よび４と、を有し、さらに水平同期信号を入力しその出
力を第一のＶＣＯ５に供給する単安定マルチバイブレー
タ回路（ＭＭＶ）６を設けている。要するに、本実施例
は前述した第一の実施例と比較し、位相差検出回路１お
よび３と、第二のＶＣＯ４とは、まったく同一である。
以下、相違している第一のＶＣＯ５とＭＭＶ６との動作
を中心に説明する。
を中心に説明する。
この第一のＶＣＯ５は、ＭＭＶ６の出力を一方の入力と
するＮＡＮＤゲートＩＯと、ＮＡＮＤゲート１０の出力
側に一端を接続した抵抗１１と、抵抗１１の他端および
基準電位点の間に接続されるコンデンサ１３と、抵抗１
１とコンデンサ１３の接続点およびＮＡＮＤゲート１ｏ
の他方の入力との間に接続されるコイル１２と、コイル
１２およびＮＡＮＤゲートｌＯの他方の入力側の接続点
を一端とするコンデンサ１４と、コンデンサ１４の他端
をカンードに接続し、且つ基準電位点をアノードに接続
した可変容量ダイオード１５とを有している。また、こ
のＶＣＯ５はコンデンサ１４および可変容量ダイオード
１５の接続点に第一の位相検出回路ｌの出力が供給され
、ＮＡＮＤゲート１０の出力をもって位相同期クロック
出力とするとともに、第二の位相差検出回路３の一方の
入力としている。
するＮＡＮＤゲートＩＯと、ＮＡＮＤゲート１０の出力
側に一端を接続した抵抗１１と、抵抗１１の他端および
基準電位点の間に接続されるコンデンサ１３と、抵抗１
１とコンデンサ１３の接続点およびＮＡＮＤゲート１ｏ
の他方の入力との間に接続されるコイル１２と、コイル
１２およびＮＡＮＤゲートｌＯの他方の入力側の接続点
を一端とするコンデンサ１４と、コンデンサ１４の他端
をカンードに接続し、且つ基準電位点をアノードに接続
した可変容量ダイオード１５とを有している。また、こ
のＶＣＯ５はコンデンサ１４および可変容量ダイオード
１５の接続点に第一の位相検出回路ｌの出力が供給され
、ＮＡＮＤゲート１０の出力をもって位相同期クロック
出力とするとともに、第二の位相差検出回路３の一方の
入力としている。
ここで、ＭＭＶ６の出力がハイレベルならば、ＶＣＯ５
は位相差検出回路１の出力を制御入力とする電圧制御発
振器として動作し、第１図に示した第一の実施例と同じ
動作をする。また、逆にＭＭＶ５の出力がローレベルの
と＠、ＮＡＮＤゲート１０の出力はハイレベルに固定さ
れ、ＶＣＯｓの動作はストップする。
は位相差検出回路１の出力を制御入力とする電圧制御発
振器として動作し、第１図に示した第一の実施例と同じ
動作をする。また、逆にＭＭＶ５の出力がローレベルの
と＠、ＮＡＮＤゲート１０の出力はハイレベルに固定さ
れ、ＶＣＯｓの動作はストップする。
本実施例によれば、水平同期信号の前縁から一定時間後
にＭＭＶ６出力がローレベルからハイレベルに変化する
ため、ループ遅延なしに第一のＶＣＯ５の出力クロック
を水平同期信号に位相同期させることができる。
にＭＭＶ６出力がローレベルからハイレベルに変化する
ため、ループ遅延なしに第一のＶＣＯ５の出力クロック
を水平同期信号に位相同期させることができる。
以上説明したように、本発明の位相同期クロッり生成回
路は、２組の位相差検出回路および２組の発振器を有し
、２重の位相同期ループを構成することにより、水平同
期信号周波数ｆＨが変動しても位相同期クロック出力の
位相を変化させないようにできるという効果がある。
路は、２組の位相差検出回路および２組の発振器を有し
、２重の位相同期ループを構成することにより、水平同
期信号周波数ｆＨが変動しても位相同期クロック出力の
位相を変化させないようにできるという効果がある。
第１図は本発明の第一の実施例を示す位相同期クロック
生成回路図、第２図は本発明の第二の実施例を示す位相
同期クロック生成回路図、第３図は従来の一例を示す位
相同期クロック生成回路図、第４図は第３図に示す位相
差検出回路図、第５図は第３図に示す位相同期クロック
生成回路の動作を説明するための信号のタイピング図で
ある。 ］・・・・・・第一の位相差検出回路、２，５・・・・
・・第一のＶＣＯ回路、３・・・・・・第二の位相差検
出回路、４・・・・・第二のＶＣＯ回路、６・・・・・
・単安定マルチバイブレータ（ＭＭｖ）、１０−−−−
−−ＮＡＮＤ）ｙ’−１−１１１・・・・・・抵抗、１
２・・・・・・コイル、１３．１４・・・・・コンデン
サ、１５・・・・・・可変容量ダイオード。 代理人 弁理士 内 原 晋
生成回路図、第２図は本発明の第二の実施例を示す位相
同期クロック生成回路図、第３図は従来の一例を示す位
相同期クロック生成回路図、第４図は第３図に示す位相
差検出回路図、第５図は第３図に示す位相同期クロック
生成回路の動作を説明するための信号のタイピング図で
ある。 ］・・・・・・第一の位相差検出回路、２，５・・・・
・・第一のＶＣＯ回路、３・・・・・・第二の位相差検
出回路、４・・・・・第二のＶＣＯ回路、６・・・・・
・単安定マルチバイブレータ（ＭＭｖ）、１０−−−−
−−ＮＡＮＤ）ｙ’−１−１１１・・・・・・抵抗、１
２・・・・・・コイル、１３．１４・・・・・コンデン
サ、１５・・・・・・可変容量ダイオード。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、水平同期信号を一方の入力とする第一の位相差検出
回路と、前記第一の位相差検出回路の出力を入力とする
第一の発振器と、前記第一の発振器の出力を一方の入力
とする第二の位相差検出回路と、前記第二の位相差検出
回路の出力を入力とし且つその出力を前記第一および第
二の位相差検出回路の他方の入力にそれぞれ供給する第
二の発振器とを有し、前記第一の発振器の出力を位相同
期クロック出力とすることを特徴とする位相同期クロッ
ク生成回路。 ２、請求項１記載の第一および第二の発振器はそれぞれ
電圧制御発振器を用いることを特徴とする位相同期クロ
ック生成回路。 ３、水平同期信号を一方の入力とする第一の位相差検出
回路と、前記水平同期信号を入力する単安定マルチバイ
ブレータ回路と、前記第一の位相差検出回路および前記
単安定マルチバイブレータの各出力を入力する第一の発
振器と、前記第一の発振器の出力を一方の入力とする第
二の位相差検出回路と、前記第二の位相差検出回路の出
力を入力とし且つその出力を前記第一および第二の位相
差検出回路の他方の入力にそれぞれ供給する第二の発振
器とを有し、前記第一の発振器の出力を位相同期クロッ
ク出力とすることを特徴とする位相同期クロック生成回
路。 ４、請求項３記載の第一の発振器は可変容量ダイオード
を有する電圧制御発振器で構成したことを特徴とする位
相同期クロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191745A JPH0479574A (ja) | 1990-07-19 | 1990-07-19 | 位相同期クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191745A JPH0479574A (ja) | 1990-07-19 | 1990-07-19 | 位相同期クロック生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479574A true JPH0479574A (ja) | 1992-03-12 |
Family
ID=16279799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191745A Pending JPH0479574A (ja) | 1990-07-19 | 1990-07-19 | 位相同期クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479574A (ja) |
-
1990
- 1990-07-19 JP JP2191745A patent/JPH0479574A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6731709B2 (en) | Phase locked loop and method that provide fail-over redundant clocking | |
| JP2006119123A (ja) | 位相差検出装置 | |
| US5563531A (en) | Digital phase comparator | |
| JPH0834589B2 (ja) | サンプリングクロック発生回路 | |
| JP2811994B2 (ja) | 位相同期回路 | |
| JPH0479574A (ja) | 位相同期クロック生成回路 | |
| JPH10143133A (ja) | Ｏｓｄ装置 | |
| JP2000148281A (ja) | クロック選択回路 | |
| KR950030484A (ko) | 피드 포워드(Feed Forward) 제어형 위상 동기 회로 | |
| JP2748746B2 (ja) | 位相同期発振器 | |
| JP2001230670A (ja) | Ｐｌｌ発振回路 | |
| JPS5846586Y2 (ja) | 位相同期ル−プを有する回路 | |
| JP3160904B2 (ja) | 位相同期発振回路装置 | |
| JPH0458614A (ja) | Ｐｌｌシンセサイザ | |
| JPH04274617A (ja) | Ｐｌｌ回路 | |
| JPH05167440A (ja) | 同期外れ検出回路 | |
| KR930004859B1 (ko) | 위상 고정 루프 회로의 위상 검출장치 | |
| JP2002158581A (ja) | 周波数可変型ｐｌｌ回路 | |
| JPH0661848A (ja) | 位相同期発振器 | |
| JPS6333739B2 (ja) | ||
| KR100195086B1 (ko) | 위상동기 루프 주파수 신서사이저 회로 | |
| JPS63234630A (ja) | 位相同期ル−プの同期補償回路 | |
| JPH0322706A (ja) | Ｐｌｌ装置 | |
| JPH06284002A (ja) | Ｐｌｌ回路 | |
| JPH09307435A (ja) | ドリフト警報発生回路 |