JPH0478843U - - Google Patents

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JPH0478843U
JPH0478843U JP12143890U JP12143890U JPH0478843U JP H0478843 U JPH0478843 U JP H0478843U JP 12143890 U JP12143890 U JP 12143890U JP 12143890 U JP12143890 U JP 12143890U JP H0478843 U JPH0478843 U JP H0478843U
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JP
Japan
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clock
data
writing
fifo
fifo memory
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JP12143890U
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【図面の簡単な説明】
第１図は、この考案の一実施例によるデータ伝
送回路図、第２図はそのＦＩＦＯメモリに対する
アクセスタイミング図、第３図は同じく、そのＦ
ＩＦＯメモリに対する読出し開始タイミング図、
第４図はこの考案の他の実施例によるデータ伝送
回路図、第５図はその読出し側伝送レートと書込
みデータ数カウント指示値の関係図、第６図は従
来例によるデータ伝送回路図、第７図はその２Ｐ
ｏｒｔＲＡＭに対するアクセスタイミング図、第
８図は同じく、その２ＰｏｒｔＲＡＭに対するラ
イト用とリード用とでのバンクアドレスタイミン
グ図である。 図において、２はＦＩＦＯメモリ、３はライト
制御部、５はリード制御部、６は書込みデータ数
カウント制御部、７は書込みデータ数設定部であ
る。なお、図中、同一符号は同一、または相当部
分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. ある周波数をもつたクロツクＡに基づいて生成
    されたデータを、前記クロツク信号Ａとは異なつ
    た周波数をもつたクロツクＢに基づいて前記デー
    タを送出する回路に於て、中間バツフアとして、
    ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕ
    ｔ）メモリをもち、該ＦＩＦＯメモリへクロツク
    Ａに基づいて書込む際に書込んだデータ数をカウ
    ントする書込みデータ数カウント制御部により、
    速度調整の為の最適データ数分を書込み終えた後
    に、クロツクＢによる前記ＦＩＦＯメモリ読出し
    動作を開始させるようにしたことを特徴とするデ
    ータ伝送回路。
JP12143890U 1990-11-19 1990-11-19 Pending JPH0478843U (ja)

Priority Applications (1)

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JP12143890U JPH0478843U (ja) 1990-11-19 1990-11-19

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JP12143890U JPH0478843U (ja) 1990-11-19 1990-11-19

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JPH0478843U true JPH0478843U (ja) 1992-07-09

Family

ID=31869295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12143890U Pending JPH0478843U (ja) 1990-11-19 1990-11-19

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JP (1) JPH0478843U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255475A (ja) * 1994-11-23 1996-10-01 Samsung Semiconductor Inc ページイン、バーストアウトｆｉｆｏ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255475A (ja) * 1994-11-23 1996-10-01 Samsung Semiconductor Inc ページイン、バーストアウトｆｉｆｏ

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