JPH0477230U - - Google Patents
Info
- Publication number
- JPH0477230U JPH0477230U JP1990120552U JP12055290U JPH0477230U JP H0477230 U JPH0477230 U JP H0477230U JP 1990120552 U JP1990120552 U JP 1990120552U JP 12055290 U JP12055290 U JP 12055290U JP H0477230 U JPH0477230 U JP H0477230U
- Authority
- JP
- Japan
- Prior art keywords
- protruding electrode
- passivation film
- opening
- view
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000002161 passivation Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 239000012528 membrane Substances 0.000 claims 1
- 239000010953 base metal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Description
第１図はこの考案の一実施例であるバンプの断
面図、第２図は第１図のバンプが設けられた半導
体素子の部分斜視図、第３図は第１図のバンプを
形成した半導体素子をインナーリードボンデイン
グにより実装する状態を示した断面図、第４図、
第５図はこの考案の他の実施例によるバンプを示
す断面図および斜視図、第６図は従来のバンプの
断面図、第７図は第６図のバンプが設けられた半
導体素子の部分斜視図、第８図はテープキヤリア
と半導体素子を位置合せする状態を示した展開斜
視図、第９図は第６図のバンプを形成した半導体
素子をイナナーリードボンデイングにより実装す
る状態を示した断面図である。 図において、１は半導体素子、２は電極パツド
、２ａは電極パツドの周縁部、３はパツシベーシ
ヨン膜、３ａはパツシベーシヨン膜の開口部、４
はバンプ、４ａは突起部、４ｂはサイドウオール
、４ｃはバンプ４の表面、５は下地金属層、７ａ
はインナーリード部、８はボンデイングツールを
示す。なお、図中、同一符号は同一、又は相当部
分を示す。
面図、第２図は第１図のバンプが設けられた半導
体素子の部分斜視図、第３図は第１図のバンプを
形成した半導体素子をインナーリードボンデイン
グにより実装する状態を示した断面図、第４図、
第５図はこの考案の他の実施例によるバンプを示
す断面図および斜視図、第６図は従来のバンプの
断面図、第７図は第６図のバンプが設けられた半
導体素子の部分斜視図、第８図はテープキヤリア
と半導体素子を位置合せする状態を示した展開斜
視図、第９図は第６図のバンプを形成した半導体
素子をイナナーリードボンデイングにより実装す
る状態を示した断面図である。 図において、１は半導体素子、２は電極パツド
、２ａは電極パツドの周縁部、３はパツシベーシ
ヨン膜、３ａはパツシベーシヨン膜の開口部、４
はバンプ、４ａは突起部、４ｂはサイドウオール
、４ｃはバンプ４の表面、５は下地金属層、７ａ
はインナーリード部、８はボンデイングツールを
示す。なお、図中、同一符号は同一、又は相当部
分を示す。
Claims (1)
- 半導体素子の表面上に形成される突起電極にお
いて、前記突起電極の上側表面の面積がパツシベ
ーシヨン膜の開口部の面積よりも小さくなるよう
にし、かつ、前記突起電極の表面の周辺部の図形
が水平方向において前記パツシベーシヨン膜開口
部の図形の内側に納まるようにし、なお、かつ、
前記突起電極の下側底部の周辺部は前記パツシベ
ーシヨン膜開口部の周辺部を覆うようにサイドウ
オールにテーパーを付けたことを特徴とする半導
体素子上の突起電極。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990120552U JPH0477230U (ja) | 1990-11-16 | 1990-11-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990120552U JPH0477230U (ja) | 1990-11-16 | 1990-11-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0477230U true JPH0477230U (ja) | 1992-07-06 |
Family
ID=31868453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990120552U Pending JPH0477230U (ja) | 1990-11-16 | 1990-11-16 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0477230U (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011021317A1 (ja) * | 2009-08-19 | 2011-02-24 | パナソニック株式会社 | 半導体デバイス及びそれを用いた半導体装置 |
| WO2011074158A1 (ja) * | 2009-12-17 | 2011-06-23 | パナソニック株式会社 | 半導体チップ及び該半導体チップを備えた半導体装置 |
| JP2013045843A (ja) * | 2011-08-23 | 2013-03-04 | Kyocera Corp | 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ |
-
1990
- 1990-11-16 JP JP1990120552U patent/JPH0477230U/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011021317A1 (ja) * | 2009-08-19 | 2011-02-24 | パナソニック株式会社 | 半導体デバイス及びそれを用いた半導体装置 |
| WO2011074158A1 (ja) * | 2009-12-17 | 2011-06-23 | パナソニック株式会社 | 半導体チップ及び該半導体チップを備えた半導体装置 |
| JP2013045843A (ja) * | 2011-08-23 | 2013-03-04 | Kyocera Corp | 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ |