JPH047653A - 仮想記憶メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は計算機において実記憶容量を越える記憶領域を
必要とする処理を行なうための仮想記憶メモリ装置に関
するものである。

従来の技術 折紙　仮想記憶メモリ装置は大量のデータあるいは大き
なプログラムを小さな記憶装置しか持たない計算機上で
扱うために利用されている。以下図面を参照しなが収　
上述した従来の仮想記憶メモリ装置の一例について説明
する。第３図は従来の仮想記憶メモリ装置の構成例を示
すものである。

第３図において、３０１はメモリ餓３０２は中央処理装
置３０３は仮想メモリ管理部で仮想アドレスから実アド
レスへの変換を行なう。３０５は中央処理装置３０２が
出力する仮想アドレ入　３０４は仮想アクセスコントロ
ールバフ、、　　３０６は仮想アクセスデータバスであ
る。３０７は実アクセスコントロールバ入３０８は実ア
ドレスバフ、、　　３０９は実アクセスデータバスであ
る。３１１は外部記憶装置Ｎ、　　３１０は外部記憶装
置制御部でメモリ部３０１と外部記憶装置３１１間のデ
ータ転送を行なう。３００は仮想メモリ管理部３０３と
メモリ部３０１とからなる仮想記憶メモリ装置であム　
以上のように構成された仮想記憶メモリ装置について、
以下その動作について説明すも　まずデータ書き込みの
場合、中央処理装置３０２の出方した仮想アドレス３０
５は仮想メモリ管理部３０３において実アドレスに変換
され　実アドレスバス３０８に出方されも　また書き込
みデータは中央処理装置３０２から仮想アクセスデータ
バス３０６に出方され　そのまま実アクセスデータバス
３０９に出力されも　実アドレスバス３０８に出力され
た上記実アドレスはメモリ部３０１に与えられ　上記実
アドレスによって指定された番地に実アクセスデータバ
ス３０９上の書き込みデータが書き込まれる。次にデー
タ読み出しの場合中央処理装置３０２の出力した仮想ア
ドレス３０５は仮想メモリ管理部３０３において実アド
レスに変換され実アドレスバス３０８上に出力されも　
実アドレスバス３０８上に出力された上記実アドレスは
メモリ部３０１に与えられ　上記実アドレスによって指
定された番地の内容が読み出され　実アクセスデータバ
ス３０９上に出力されも　実アクセスデータバス３０９
上の読み出しデータは仮想メモリ管理部３０３を通して
そのまま実アクセスデータバス３０６上に出力され中央
処理装置３０２にとり込まれる。上記データ読み書キの
制御は仮想アクセスコントロールバス３０４及び実アク
セスコントロールバス３０７を用いて行なう。

以上述べたデータ書き込み及びデータ読み出しの動作（
友　仮想メモリ管理部３０３での仮想アドレスから実ア
ドレスへの変換が成功した場合であった力（以下に上記
アドレス変換に失敗した場合の動作について説明する。

仮想メモリ管理部３０３での仮想アドレスから実アドレ
スへの変換に失敗した場合、仮想メモリ管理部はメモリ
部３０１へのアクセスを行なう前に中央処理装置３０２
に対して割り込みを発生する。仮想アドレスから実アド
レスへの変換に失敗する原因には２つあ４１つは所望の
仮想アドレスに対応するデータが外部記憶装置３１１上
のみに存在する場合であり、もう１つは所望の仮想アド
レスに対応するデータが外部記憶装置３１１上にも存在
しない場合であ４　前者の場合、中央処理装置３０２は
外部記憶装置制御部３１０に対して、メモリ部３０１内
空き領域の読み込み充実アドレ入　読み込みデータの大
きさ、外部記憶装置３１１内の場所を指定して、外部記
憶装置３１１からのデータ読み込みを起動する。外部記
憶装置制御部３１０は実際に外部記憶装置３１１の動作
をコントロールして所望のデータを読み出し　実アクセ
スコントロールバス３０７、実アドレスバス３０＆　　
実アクセスデータバス３０９を通してメモリ部３０１に
書き込む。メモリ部３０１内に空き領域が存在しない場
合には外部記憶装置３１１がらのデータ読み出しに先だ
って、中央処理装置３０２がメモリ部３０１内の使用頻
度の低い領域を選びだし　上記領域の外部記憶装置３１
１への書き込みを外部記憶装置制御部３１０に指令すも
　後者の場合に１よ　異常メモリアクセスとしてエラー
処理を行なう。　（例えばヘンリー・エム・レヴイイ／
他「コンピュータ・プログラミング・アンド・アーキテ
クチュア・ザ・ヴアックス」ディジタル・イクィップメ
ント・コーポレーション、　１９８０．　Ｐ２６３〜２
７６（Ｈｅｎｒｙ　Ｍ。

Ｌｅｖｙ　ｅｔ　ａｌ、’　ＣＯＭＰＵＴＥＲＰＲＯＧ
ＲＡＭＭＩＮＧ　ＡＮＤ　ＡＲＣＨＩＴＥ　ＣＴＵＲＥ
　Ｔｌｅ　ＶＡＸ−１１″、Ｄｉｇｉｔａｌ　Ｅｑｕｉ
ｐｍｅｎｔ　Ｃｏｒｐｏｒａｔｉ、ｏｎ、　１９８０．
　ｐ２６３ｐ〜２７６）。）発明が解決しようとする課
題 しかしながら上記のような構成で（よ　仮想空間上のデ
ータを外部記憶装置に対して読み書きする処理をメイン
プロセッサが介在して行なうので、速度が遅くまたメイ
ンプロセッサを本来の演算以外の処理に浪費するという
問題点を有していた本発明は上記問題点に鑑へ　高速か
つメインプロセッサの介在の必要が少ない仮想記憶メモ
リ装置を提供するものである。

課題を解決するための手段 上記問題点を解決するために本発明の仮想記憶メモリ装
置は　仮想メモリ管理部と上記仮想メモリ管理部の要求
により外部記憶装置とメモリ部の間のデータ転送を行な
う外部記憶装置入出力部を設置す、さらに特許請求の範
囲第２項では外部記憶装置入出力部と外部記憶装置間に
専用の外部記憶装置入出力バスを設けた構成を備えたも
のであ４作用 本発明は上記した構成によって仮想空間上のデータの外
部記憶装置に対する読み書きの制御を中央処理装置外に
独立させたことにより、中央処理装置の仮想記憶装置に
関する介在を少なくすることができ高速な仮想記憶シス
テムを提供できることとなる。さらく　特許請求の範囲
第２項では外部記憶装置入出力部と外部記憶装置間に専
用の外部記憶装置入出力バスを設けることにより、シス
テムバスのトラフィックを低減することができも実施例 以下本発明の一実施例の仮想記憶メモリ装置について、
図面を参照しなから説明すも　第１図は本発明の第１の
実施例における仮想記憶メモリ装置のブロック図を示す
ものであム　第１図において、１１９は中央処理袋ｗＬ
１０１は仮想メモリ管理部１０３はメモリ訊１１７は外
部記憶装置制御ａ１１８は外部記憶装置１０２は外部記
憶装置入出力部であり仮想メモリ管理部１０１の要求に
従ってメモリ部１０３と外部記憶装置１１７間のデータ
転送をコントロールする。１０４は実アクセスコントロ
ールバス　１０５は実アドレス１０６は実アクセスデー
タバス１０７は入出力コントロールバス１０８は入出力
先頭アドレ、％　　１０９は入出力データ長、１１０は
外部記憶先頭アドレス　１１１は外部記憶アクセスコン
トロールバス１１２は外部記憶アクセスアドレス　１１
３は外部記憶アクセスデータバスである。１１４はシス
テムコントロールバス　１１５はシステムアドレスバス
　１１６はシステムデータバスであモ１００は仮想メモ
リ管理部１０１、外部記憶装置入出力部１０２．　　お
よびメモリ部１０３からなる仮想記憶メモリ装置であム
　以上のように構成された仮想記憶メモリ装置について
、以下第１図を用いてその動作を説明すも　まずデータ
書き込みの場合、中央処理装置１１９の出力した仮想ア
ドレスはシステムアドレスバス１１５に出力されも　上
記仮想アドレスは仮想メモリ管理部１０１において実ア
ドレスに変換され　実アドレス１０５としてメモリ部に
出力される。また書き込みデータは中央処理装置１１９
からシステムデータバス１１６に出力され　そのまま実
アクセスデータバス１０６に出力されも　実アドレス１
０５はメモリ部１０３に与えられ上記実アドレス１０５
によって指定された番地に実アクセスデータバス１０６
上の書き込みデータが書き込まれる。次にデータ読み出
しの場合　中央処理装置１１９の出力した仮想アドレス
はシステムアドレスバス１１５に出力される。上記仮想
アドレスは仮想メモリ管理部１０１において実アドレス
に変換され　実アドレス１０５としてメモリ部に与えら
れ　上記実アドレス１０５によって指定された番地の内
容が読み出され　実アクセスデータバス１０６上に出力
される。

実アクセスデータバス１０６上の読み出しデータは仮想
メモリ管理部１０１を通してそのままシステムデータバ
ス１１６上に出力され　中央処理装置１１９にとり込ま
れも　上記データ読み書きの制御はシステムコントロー
ルバス１１４及び実アクセスコントロールバス１０４を
用いて行なう。以上述べたデータ書き込み及びデータ読
み出しの動作（よ　仮想メモリ管理部１０１での仮想ア
ドレスから実アドレスへの変換が成功した場合であった
力（以下に上記アドレス変換に失敗した場合の動作につ
いて説明する。仮想メモリ管理部１０１での仮想アドレ
スから実アドレスへの変換に失敗した場合、仮想メモリ
管理部はメモリ部１０３へのアクセスを行なう前にその
対応を行なう。仮想アドレスから実アドレスへの変換に
失敗する原因には２つある。　１つは所望の仮想アドレ
スに対応するデータが外部記憶装置１１８上のみに存在
する場合であり、もう１つは所望の仮想アドレスに対応
するデータが外部記憶装置１１８上にも存在しない場合
である。前者の場合、仮想メモリ管理部１０１は外部記
憶装置入出力部１０２に対して、メモリ部１０３内空き
領域の読み込み充実アドレスを入出力先頭アドレス１０
８として、読み込みデータの大きさを入出力データ長１
０９として、外部記憶装置ｌｌｓ内の場所を外部記憶先
頭アドレス１１０として指定して、外部記憶装置１１８
からのデータ読み込みを指令すム　外部記憶装置入出力
部１０２は与えられた条件にしたがって外部記憶装置制
御部１１７を介して外部記憶装置１１８上のデータを読
み出し　外部記憶アクセスコントロールバス１１１、外
部記憶アクセスアドレス１１２．および外部記憶アクセ
スデータバス１１３を通してメモリ部１０３の所望の場
所に上記読みだしデータを書き込む。メモリ部１０３内
に空き領域が存在しない場合には外部記憶装置１１８か
らのデータ読み出しに先だって、仮想メモリ管理部１０
１がメモリ部１０３内の使用頻度の低い領域を選び出し
　上記領域の外部記憶装置１１８への書き込みを外部記
憶装置入出力部１０２に指令する。後者の場合には　異
常メモリアクセスとして仮想メモリ管理部１０１が中央
処理装置１１９に対して割り込みを発生し　中央処理装
置１１９がエラニ処理を行なう。以上のように本実施例
によれば　中央処理装置からの要求及び外部記憶装置に
対する入出力データを転送するシステムバスと、情報を
記憶するメモリ部と、上記システムバスを通して外部か
ら与えられる仮想アドレスと上記メモリ部内の実アドレ
スの対応を管理する仮想メモリ管理部と、上記仮想メモ
リ管理部の要求により外部記憶装置と上記メモリ部の間
のデータ転送を行なう外部記憶装置入出力部とを設ける
ことにより、仮想記憶管理をほぼ自動化でき中央処理装
置の負荷を低減することができる。以下本発明の第２の
実施例について図面を参照しながら説明すも　第２図は
本発明の第２の実施例を示す仮想記憶メモリ装置のブロ
ック図であも　同図において、２２０は中央処理装置２
０１は仮想メモリ管理数２０２はメモリａ２０８は実ア
クセスコントロールバス２０９は実アドレス　２１０は
実アクセスデータバス２０４は入出力コントロールｔｉ
ｔ、　　２０５は入出力先頭アドレス　２０６は入出力
データ長、２０７は外部記憶先頭アドレ、（２１１は外
部記憶アクセスコントロールバス　２１２は外部記憶ア
クセスアトレア、、２１３は外部記憶アクセスデータバ
、’Ｌ　　２１５はシステムコントロールバ、７．．　
２１６はシステムアドレスバス　２１７はシステムデー
タバスで、以上は第１図の構成と同様なものであも　第
１図の構成と異なるのは外部記憶装置入出力部２０３に
対して外部記憶装置入出力バス２２１を設は仮想記憶の
ための外部記憶装置Ａ２１４を直接接続した点である。

上記のように構成され仮想記憶メモリ装置について、以
下その動作を説明する。第１の実施例の動作と異なるの
は仮想メモリ管理部２０１で仮想アドレスから実アドレ
スへの変換に失敗した場合である。仮想アドレスから実
アドレスへの変換に失敗する原因には２つある。　１つ
は所望の仮想アドレスに対応するデータが外部記憶装置
Ａ２１４上のみに存在する場合であり、もう１つは所望
の仮想アドレスに対応するデータが外部記憶装置Ａ２１
４上にも存在しない場合である。前者の場合　仮想メモ
リ管理部２０１は外部記憶装置入出力部２０３に対して
、メモリ部２０２内空き領域の読み込み充実アドレスを
入出力先頭アドレス２０５として、読み込みデータの大
きさを入出力データ長２０６として、外部記憶装置Ａ２
１４内の場所を外部記憶先頭アドレス２０７として指定
して、外部記憶装置Ａ２１４から所望のデータを読み出
し　外部記憶アクセスコントロールバス２１１、外部記
憶アクセスアドレス２１２．および外部記憶アクセスデ
ータバス２１３を通してメモリ部２０２に上記読み出し
データを書き込む。メモリ部２０２内に空き領域が存在
しない場合には外部記憶装置Ａ２１４からのデータ読み
出しに先だって、仮想メモリ管理部２０１がメモリ部２
０２内の使用頻度の低い領域を選び出し　上記領域の外
部記憶装置Ａ２１４への書き込みを外部記憶装置入出力
部２０３に指令する。後者の場合にζよ　異常メモリア
クセスとして仮想メモリ管理部２０１が中央処理装置２
２０に対して割り込みを発生し　中央処理装置２２０が
エラー処理を行なう。通常の外部記憶装置に対する読み
書きは中央処理装置２２０がシステムコントロールバス
２１５．システムアドレスバス２１ａ。

システムデータバス２１７を通して外部記憶装置制御部
２１８に対して指令することにより外部記憶装置Ｂ２１
９とメモリ部２０２間でシステムコントロールバス２１
５、システムアドレスバス２１瓜　　システムデータバ
ス２１７を通して行なわれる。以上のように　情報を記
憶するメモリ部と、中央処理装置から与えられる仮想ア
ドレスと上記メモリ部内の実アドレスの対応を管理する
仮想メモリ管理部と、上記仮想メモリ管理部の要求によ
り外部記憶装置と上記メモリ部の間のデータ転送を行な
う外部記憶装置入出力部と、上記外部記憶装置と上記外
部記憶装置入出力部間を接続する外部記憶装置入出力バ
スを設けることにより、システムバス（２１５，２１６
，２１７）のトラフィックを低減でき、空いたバス転送
能力を中央処理装置あるいは外部記憶装置制御部に開放
することができる。な耘　第２の実施例では外部記憶装
置Ａ２１４と外部記憶装置Ｂ２１９は別装置とした力＜
、　２ポ一ト外部記憶装置を用いて１台としても良（〜
　また　第２の実施例では中央処理装置を１台とした力
＼　複数の中央処理装置を持つマルチプロセッサとして
も良しも 発明の効果 以上のように本発明は仮想メモリ管理部と外部記憶装置
制御部を設けることにより、中央処理装置の仮想記憶管
理に関する介在を少なくすることができ高速な仮想記憶
システムを提供できることとなム　さらに　特許請求の
範囲第２項では外部記憶装置入出力部と外部記憶装置間
に専用の外部記憶装置入出力バスを設けることにより、
システムバスのトラフィックを低減することができも

【図面の簡単な説明】

第１図は本発明の第１の実施例における仮想記憶メモリ
装置のブロック＠　第２図は本発明の第２の実施例にお
ける仮想記憶メモリ装置のプロ・ｙり医　第３図は従来
の仮想記憶メモリ装置のブロック図である。 １００・・・・仮想記憶メモリ装置＋０１・・・・仮想
メモリ管理部１０２・・・・外部記憶装置入出力ａ１０
３・・・・メモリ訊１１７・・・・外部記憶装置制御ｉ
　　１１８・・・・外部記憶装置　１１９・・・・中央
処理装置　２００・・・・仮想言己憶メモリ装置２０１
・・・・仮想メモリ管理へ２０２・・・・メモリ訊２０
３・・・・外部記憶装置人出力訊２１４・・・・外部記
憶装置Ａ、　　２１８・・・・外部記憶装置制御部２１
９・・・・外部記憶装置＆２２０・・・・中央処理装置
２２１・・・・外部記憶装置入出カバ入　３０１・・・
・メモリａ３０２・・・・中央処理装置３０３・・・・
仮想メモリ管理部３１０・・・・外部記憶装置制御ｉ　
　３１１・・・・外部記憶装置 代理人の氏名　弁理士　粟野重孝　はか１名第１図 第２図

Claims (2)

【特許請求の範囲】
1. （１）外部からの要求及び外部記憶装置に対する入出力
   データを転送するバスと、情報を記憶するメモリ部と、
   バスを通して外部から与えられる仮想アドレスと上記メ
   モリ部内の実アドレスの対応を管理する仮想メモリ管理
   部と、上記仮想メモリ管理部の要求により外部記憶装置
   と上記メモリ部の間のデータ転送を行なう外部記憶装置
   入出力部とを備えたことを特徴とする仮想記憶メモリ装
   置。
2. （２）情報を記憶するメモリ部と、外部から与えられる
   仮想アドレスと上記メモリ部内の実アドレスの対応を管
   理する仮想メモリ管理部と、上記仮想メモリ管理部の要
   求により外部記憶装置と上記メモリ部の間のデータ転送
   を行なう外部記憶装置入出力部と、上記外部記憶装置と
   上記外部記憶装置入出力部間を接続する外部記憶装置入
   出力バスを備えたことを特徴とする仮想記憶メモリ装置
   。