JPH0473620A - 薄膜トランジスタアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、アクティブマトリクス液晶デイスプレィを構
成する薄膜トランジスタアレイに関するものである。

［従来の技術］ 第２図は、従来の薄膜トランジスタアレイの構成例を示
す平面図である。従来の薄膜トランジスタアレイは、第
２図に示すように、ガラス基板（図示せず）上にデータ
ライン電極２１と、ゲート電極２２とが互いに直交する
ように配置され、上記データライン電極２１とゲート電
極２２との交点にアクティブマトリクス液晶デイスプレ
ィのスイッチング素子となる薄膜トランジスタが形成さ
れており、さらに上記薄膜トランジスタに画素電極２３
が接続された構成となっている。

上記データライン電極２１とゲート電極２２とは上記ガ
ラス基板上にそれぞれストライプ状に形成されており、
薄膜トランジスタ及び画素電極２３が二次元的に配置さ
れている。

上記データライン電極２１は、ガラス基板上にアルミニ
ウム（ＡＩ）、クロム（Ｃｒ）、ニクロム（ＮｉＣｒ）
などをスパッタリング法または蒸着法により膜厚０．　
３〜１．０μｍ程度に成膜した後、フォトリソグラフィ
ー及びエツチングにより所定の形状に加工されている。

データライン電極２１は、後述するように、薄膜トラン
ジスタを構成するソース電極及びドレイン電極と同時に
同一素材から形成される。

上記ゲート電極２２は、クロム、タンタル（Ｔａ）、モ
リブデン（ＭＯ）などをスパッタリング法または蒸着法
により膜厚０．　１〜０．３μｍ程度に成膜した後、フ
ォトリソグラフィー及びエツチングにより所定の形状に
加工されている。ゲート電極２２の薄膜トランジスタを
形成する部分及びデータライン電極２１と交差する部分
は、部分的に陽極酸化することにより第一のゲート絶縁
膜２４ａを形成している。

上記画素電極２３は、ＩＴＯをスパッタリング法または
蒸着法により膜厚０．１μｍ程度に成膜した後、フォト
リソグラフィー及びエツチングにより所定の形状に加工
されている。

上記薄膜トランジスタは、ＮＨ３とＳｉＨ，ガスとを主
成分とするプラズマＣＶＤ法により第一のゲート絶縁膜
２４ａを覆うように形成された膜厚０．１〜０．４μｍ
のＳｉＮ、からなる第二のゲート絶縁膜２４ｂと、Ｓｉ
Ｈ４ガスを主成分とするプラズマＣＶＤ法により第二の
ゲート絶縁膜２４ｂ上に形成された膜厚０．０５〜０．
２μｍのアモルファスシリコン（ａ−８ｉ）からなる半
導体膜２５と、上記データライン電極２１と同時に同一
の素材から半導体２５上に形成されたドレイン電極２６
及びソース電極２７とからなっている。

上記薄膜トランジスタにおいて、ドレイン電極２６は上
記データライン電極２１と一体的に形成されている。

第３図は、第２図のｎ−ｎ線で切る上記薄膜トランジス
タアレイの要部断面図である。第３図において、第２図
と同一の構成要素には同一の符号を付し、詳しい説明を
省略する。

上記従来の薄膜トランジスタアレイでは、第３図に示す
ように、ゲート電極２２上の酸化されていない部分は上
記したゲート電極を形成する金属の一層で形成されてい
る。

また、上記薄膜トランジスタアレイには、上記した全構
成要素を覆うようにＳｉＮｘなどからなる表面保護膜２
８がＮＨ，とＳ　ｉＨａガスを主成分とするプラズマＣ
ＶＤ法などにより形成されており、表面保護膜２８上に
はラビング処理を施したポリイミド膜からなる配向膜２
９か形成されている。

［発明が解決しようとする課題］ しかしながら、上記従来の薄膜トランジスタアレイでは
、大面積の基板で大容量且つ高精細の表示を行なうほど
、アクティブマトリクス液晶デイスプレィの画面の左右
でコントラストに差が生じ、表示品質が低下するとの問
題があった。

上記従来技術の問題は、下記に述べる原因によるものと
考えられる。即ち、薄膜トランジスタアレイでは、一般
に、基板の面積を大きくし、大容量且つ高精細の表示を
行なおうとすると、スイッチング素子となる薄膜トラン
ジスタの数が増大し、走査信号のパルス幅が短くなる。

ところが、従来の薄膜トランジスタアレイでは、大容量
且つ高精細表示のために高密度化するとゲート電極のパ
ターン幅が狭くなり、また、基板の面積が大きくなると
ゲート電極長が長くなる。このために、ゲート電極の配
線抵抗値（Ｒｇ）が３０〜４０にΩになり、さらにアク
ティブマトリクス液晶デイスプレィの付加容量（Ｃｔｌ
）も増大するので、ＲｇとＣｔｌとの積で表されるＣＲ
時定数が増加する。

ＣＲ時定数か増加すると、入力端子から離れるほど走査
信号の立上がり時間が長く掛かるようになり、アクティ
ブマトリクス液晶デイスプレィの画面の左右でコントラ
ストに差が生じることになる。

すなわち、ゲートパルスの歪みはＣＲ時定数により決定
される。

尚、上記付加容量（Ｃｔｌ）とは、薄膜トランジスタア
レイの寄生容量と液晶自体の容量との合計量である。

上記問題を解決するために、画素電極を形成する際にゲ
ート電極上の酸化されていない部分にもＩＴＯ膜を形成
して、ゲート電極の一部を積層体としている薄膜トラン
ジスタアレイが提案されているが、上記ＩＴＯは金属酸
化物であるので金属単体に比較して抵抗が大きく、該薄
膜トランジスタアレイを組込んだアクティブマトリクス
液晶デイスプレィの表示欠陥を十分改良するものとはい
えない。

そこで、本発明は上記したような従来技術の課題を解決
するためになされたもので、その目的とするところは、
アクティブマトリクス液晶デイスプレィの画面の左右で
均一なコントラストが得られる薄膜トランジスタアレイ
を提供することにある。

［課題を解決するための手段］ 本発明に係わる薄膜トランジスタアレイは、絶縁基板と
、上記絶縁基板上にストライプ状に備えられたデータラ
イン電極と、上記絶縁基板上に上記データライン電極と
直交するストライプ状に備えられたゲート電極と、上記
データライン電極とゲート電極との交点に備えられた薄
膜トランジスタと、上記絶縁基板上に備えられ上記薄膜
トランジスタに接続されている透明な画素電極とがらな
り、上記ゲート電極上の上記データライン電極と交差す
る部分及び上記薄膜トランジスタを構成する部分が酸化
されて絶縁体を形成している薄膜トランジスタアレイで
あって、上記ゲート電極上の酸化されていない部分の少
なくとも一部の上に上記データライン電極と同一素材の
金属膜が形成されていることを特徴としている。

また、本発明に係わる他の薄膜トランジスタアレイは、
上記ゲート電極上の酸化されていない部分の少なくそち
一部の上に上記画素電極と同一素材の膜を介して上記デ
ータライン電極と同一素材の金属膜が形成されているこ
とを特徴としている。

［作用］ 本発明の薄膜トランジスタアレイでは、ゲート電極上の
酸化されていない部分の少なくとも一部が、その上に直
接または画素電極と同一素材の膜を介して、上記データ
ライン電極と同一素材の金属膜か形成された積層体とな
っている。

ゲート電極を上記構成とすることにより、ゲート電極全
体の配線抵抗値（Ｒｇ）が減少され、ゲート電極全体に
わたって歪のないパルス信号が伝達される。従って、本
発明の薄膜トランジスタアレイにより、アクティブマト
リクス液晶デイスプレィの画面の左右でコントラストに
差が生じにくくなる。

［実施例コ 以下に本発明を図示の実施例に基づいて説明する。

第１図は、本発明の薄膜トランジスタアレイの一実施例
の構成を示す平面図である。本発明の薄膜トランジスタ
アレイは、第１図に示すように、ガラス基板（図示せず
）上にデータライン電極１１とゲート電極１２とが互い
に直交するように配置され、上記データライン電極１１
とゲート電極１２との交点にアクティブマトリクス液晶
デイスプレィのスイッチング素子となる薄膜トランジス
タが形成されており、上記薄膜トランジスタには透明な
画素電極１３が接続されている。

上記データライン電極１１とゲート電極１２とは上記ガ
ラス基板上にそれぞれストライプ状に形成されており、
薄膜トランジスタ及び画素電極１３が二次元的に配置さ
れている。

上記薄膜トランジスタは、ゲート電極１２の薄膜トラン
ジスタを形成する部分及びデータライン電極１１と交差
する部分を覆うように形成されたゲート絶縁膜１４と、
ゲート絶縁膜１４上に形成された半導体膜１５と、半導
体膜１５上にデータライン電極と同一素材から形成され
たドレイン電極１６及びソース電極１７とからなってい
る。

本実施例において、上記薄膜トランジスタのゲート絶縁
膜１４は、ゲート電極１２の薄膜トランジスタを形成す
る部分及びデータライン電極１１と交差する部分を部分
的に陽極酸化してなる第一のゲート絶縁膜１４ａと、ゲ
ート絶縁膜１４ａを覆うように形成された第二のゲート
絶縁膜１４ｂとの二層構造となっている。また、上記ド
レイン電極１６は、上記データライン電極１１と一体的
に形成されている。

そして、本実施例の薄膜トランジスタアレイでは、上記
ゲート電極１２上の酸化されていない部分の少なくとも
一部の上に上記データライン電極１１と同一素材の金属
膜１１ａが形成されていることを特徴としている。

第４図は、第１図のＩ−Ｉ線で切る本実施例の薄膜トラ
ンジスタアレイの要部断面図である。第４図において、
第１図と同一の構成要素には同一の符号を付し、詳しい
説明を省略する。

上記本実施例の薄膜トランジスタアレイでは、第４図に
示すように、ゲート電極１２上の酸化されていない部分
の少なくとも一部の上に上記データライン電極１１と同
一素材の金属膜１１ａが形成された２層構造となってい
る。

本実施例の薄膜トランジスタアレイは、次に述べる製造
方法により有利に製造することができる。

まず、ガラス基板（コーニング＃　７０５９）上にタン
タル、モリブデン、クロム、ニクロム、チタン及びそれ
らの合金またはそれらのケイ化物のいずれかひとつをス
パッタリング法または電子ビーム蒸着法により成膜し、
０．０５〜０．３μｍ程度の厚さの金属膜を形成する。

次いで、上記金属膜のフォトリソグラフィー及びエツチ
ングにより、幅４０μｍのゲート電極１２のパターンを
形成する。このとき、上記ゲート電極を膜厚０．　２μ
ｍ程度のタンタル膜により形成して９インチ程度の液晶
デイスプレィ用薄膜トランジスタアレイを製造すると、
Ｔａの比抵抗が２００Ｘ１０−’Ω・Ｃｍ程度であるの
で、１ラインのゲート電極の配線抵抗値は３０〜４０に
Ω程度になる。

次に、ゲート電極１２の薄膜トランジスタを形成する部
分及びデータライン電極１１と交差する予定の領域を部
分的に陽極酸化し、ＴａＯｘからなり膜厚０．　１〜０
．２μｍの第一のゲート絶縁膜１４ａを形成する。

次に、ガラス基板上にＩＴＯなどの透明電極材料をスパ
ッタリング法または蒸着法により、０゜１μｍ程度の厚
さになるように成膜する。次いで、フォトリソグラフィ
ー及びエツチングにより、画素電極１３のパターンに、
上記ＩＴＯ膜を形成する。上記工程により、画素電極１
３が形成される。

次に、Ｎ　Ｈｓ及び５ｉＨａを主成分ガスとするプラズ
マＣＶＤ法によりＳｉＮ、膜を基板全面に０゜１〜０．
　４μｍ程度の厚さになるように成膜し、次いで、Ｓｉ
Ｈ４を主成分ガスとするプラズマＣＶＤ法によりアモル
ファスシリコン（ａ−８ｉ）膜を基板全面に０．０５〜
０．２μｍ程度の厚さになるように成膜する。次いで、
上記ＳｉＮ、膜及びａ−８ｉ膜を、フォトリソグラフィ
ー及びフッ化炭素及び酸素の混合ガスを用いたプラズマ
エツチングにより、所定のパターンに形成する。上記工
程により、ＳｉＮ、膜から第二のゲート絶縁膜１４ｂが
、ａ−８ｉ膜から半導体膜１５がそれぞれ形成される。

上記工程において、第二のゲート絶縁膜１４ｂは、第一
のゲート絶縁膜１４ａを覆うように形成されており、半
導体膜１５は第二のゲート絶縁膜１４ｂ上に形成されて
いる。

次に、基板全面にアルミニウムなどの金属をスパッタリ
ング法または蒸着法により成膜し、０゜３〜１．０μｍ
程度の厚さの金属膜を形成する。

上記金属膜は、アルミニウム系合金、金、全系合金など
の比較的比抵抗の低い金属であってもよく、比較的比抵
抗の高い金属、例えば、クロム、ニクロム、モリブデン
などと上記比較的比抵抗の低い金属との多層膜であって
もよい。次いで、フォトリソグラフィー及びエツチング
により、データライン電極１１のパターンとゲート電極
１２の酸化されていない部分に重なる領域の少なくとも
一部に、上記金属膜を形成する。上記工程により、デー
タライン電極１１、ドレイン電極１６、ソース電極１７
、及び、データライン電極と同一素材の金属膜１１ａが
形成される。上記工程において、データライン電極と同
一素材の金属膜１１ａは、ゲート電極１２の酸化されて
いない部分の上に形成される。また、ドレイン電極１６
はデータライン電極１１と一体的に形成されている。

最後に、基板全面にプラズマＣＶＤ法による５ｉＮ８膜
などからなる表面保護膜及び上記表面保護膜上にポリイ
ミド膜を形成し、上記ポリイミド膜をラビング処理する
ことにより、薄膜トランジスタアレイの製造を完了する
。

第５図は、本発明の薄膜トランジスタアレイの他の実施
例の構成を示す平面図である。第５図において、第１図
と同一の構成要素には同一の符号を付し、詳しい説明を
省略する。

本実施例の薄膜トランジスタアレイでは、ゲート電極１
２上の酸化されていない部分の少なくとも一部の上に上
記画素電極１３と同一素材の膜１３ａを介してデータラ
イン電極１１と同一素材の金属膜１１ａが形成されてい
ることを除いて第１図に示す薄膜トランジスタアレイと
同様の構成となっている。

第６図は、第５図のＩ−Ｉ線で切る本実施例の薄膜トラ
ンジスタアレイの要部断面図である。第６図において、
第１図と同一の構成要素には同一の符号を付し、詳しい
説明を省略する。

上記本実施例の薄膜トランジスタアレイでは、第６図に
示すように、ゲート電極１２上の酸化されていない部分
の少なくとも一部の上に上記画素電極１３と同一素材の
膜１３ａを介して上記データライン電極１１と同一素材
の金属膜１１ａが形成された３層構造となっている。

本実施例の薄膜トランジスタアレイは、次に述べる製造
方法により有利に製造することができる。

まず、ガラス基板上にタンタル、タングステン（Ｗ）、
ニッケル（Ｎｉ）、クロム、アルミニウム、モリブデン
などの金属または上記金属を組合せてなるニクロムなど
の合金のいずれかひとつをスパッタリング法または蒸着
法により成膜し、０゜１〜０．３μｍ程度の厚さの金属
膜を形成する。

次いで、上記金属膜のフォトリソグラフィー及びエツチ
ングにより、ゲート電極１２のパターンを形成する。

次に、ゲート電極１２の薄膜トランジスタを形成する部
分及びデータライン電極１１と交差する予定の領域を部
分的に陽極酸化し、ＴａＯｘからなり膜厚０．　１〜０
．２μｍの第一のゲート絶縁膜１４ａを形成する。

次に、ガラス基板上にＩＴＯなどの透明電極材料をスパ
ッタリング法または蒸着法により、０゜１μｍ程度の厚
さになるように成膜する。次いで、フォトリソグラフィ
ー及びエツチングにより、画素電極１３のパターンとゲ
ート電極１２の酸化されていない部分に重なる領域の少
なくとも一部とに、上記ＩＴＯ膜を形成する。上記工程
により、画素電極１３及び、画素電極と同一素材の膜１
３ａが形成される。上記工程において、画素電極と同一
素材の膜１３ａは、ゲート電極１２の酸化されていない
部分の上に形成される。

次に、ＮＨ，及び５ｉＨａを主成分ガスとするプラズマ
ＣＶＤ法によりＳｉＮ、膜を基板全面に０゜１〜０．４
μｍ程度の厚さになるように成膜し、次いで、Ｓ　Ｉ　
Ｈａを主成分ガスとするプラズマＣＶＤ法によりアモル
ファスシリコン（ａ−Ｓｉ）膜を基板全面に０．０５〜
０．２μｍ程度の厚さになるように成膜する。次いで、
上記Ｓ　ｉＮ　＊膜及びａ−８ｉ膜のフォトリソグラフ
ィー及びエツチングにより所定のパターンを形成する。

上記工程により、ＳｉＮ、膜から第二のゲート絶縁膜１
４ｂが、ａ−３ｉ膜から半導体膜１５がそれぞれ形成さ
れる。上記工程において、第二のゲート絶縁膜１４ｂは
、第一のゲート絶縁膜１４ａを覆うように形成されてお
り、半導体膜１５は第二のゲート絶縁膜１４ｂ上に形成
されている。

次に、基板全面にアルミニウム、ニッケル、クロム、モ
リブデン、銅（Ｃｕ）などの金属または上記金属を組合
せてなるニクロムなどの合金のいずれかひとつをスパッ
タリング法または蒸着法により成膜し、０．３〜１．Ｏ
μｍ程度の厚さの金属膜を形成する。次いで、フォトリ
ソグラフィー及びエツチングにより、データライン電極
１１のパターンとゲート電極１２の酸化されていない部
分に重なる領域の少なくとも一部に、上記金属膜を形成
する。上記工程により、データライン電極１１、ドレイ
ン電極１６、ソース電極１７、及び、データライン電極
と同一素材の金属膜１１ａが形成される。上記工程にお
いて、データライン電極と同一素材の金属膜１１ａは、
画素電極と同一素材の膜１３ａ上に形成されていること
が好ましい。

また、ドレイン電極１６はデータライン電極１１と一体
的に形成されている。

最後に、基板全面にプラズマＣＶＤ法によるＳｉＮヨ膜
などからなる表面保護膜及び上記表面保護膜上にポリイ
ミド膜を形成し、上記ポリイミド膜をラビング処理する
ことにより、薄膜トランジスタアレイの製造を完了する
。

［発明の効果コ 以上詳細に説明したように、本発明の薄膜トランジスタ
アレイではゲート電極の酸化されていない部分の少なく
とも一部がその上にデータライン電極と同一素材の金属
膜が形成され、金属膜を２層以上積層した構成となって
いるので、ゲート電極上にＩＴＯ膜を形成した金属膜と
金属酸化物膜とからなる２層構造の積層体に比較してゲ
ート電極全体の抵抗値を低くすることができる。

上記第一の実施例において、０．２μｍ程度の厚さのタ
ンタル膜で形成したゲート電極上にデータライン電極と
同一素材の金属膜として０．７５μｍ程度の厚さのアル
ミニウム膜を積層し、３ドツト／　ｍ　ｍ程度の分解能
を有する薄膜トランジスタアレイを製造すると、このよ
うな薄膜トランジスタアレイでは、１ラインのゲート電
極の配線抵抗が、１０〜１５にΩに低減される。上記し
たようにゲート電極がタンタル膜だけで形成されている
場合には１ラインのゲート電極の配線抵抗は約３０〜４
０にΩであるから、タンタル膜にアルミニウム膜を積層
することにより、１ラインのゲート電極の配線抵抗の約
２／３がアルミニウム膜の抵抗、約１／３がタンタル膜
の抵抗になっていると考えられる。ゲートパルスの歪み
は、上記したように配線抵抗値（Ｒｇ）と付加容量（Ｃ
ｔｌ）との積で表されるＣＲ時定数により決定されるが
、上記薄膜トランジスタアレイではＲｇが従来の１／３
程度に低減されるので、付加容量に変化がないとしても
、時定数が同様に従来の１７３程度に低減される。従っ
て、表示画面の位置によらず、液晶層に印加される電圧
が均一化され、優れた表示品質が得られる。

本発明の薄膜トランジスタアレイにおいては、上記第二
の実施例に示すように、ゲート電極１２の酸化されてい
ない部分の少なくとも一部の上に画素電極と同一素材の
膜１３ａを介してデータライン電極と同一素材の金属膜
１１ａが積層された３層構造とすることにより、ゲート
電極全体の配線抵抗値をさらに低くすることができる。

従って、本発明の薄膜トランジスタアレイによれば、ゲ
ート電極全長にわたって歪のないパルス信号を伝達する
ことができ、アクティブマトリクス液晶デイスプレィの
画面の左右でのコントラストが均一化され、優れた表示
品質を得ることができる。

また、本発明の薄膜トランジスタアレイでは、ゲート電
極を形成するいずれかの層に断線を生じても互いに補完
することができるとの効果も期待できる。

【図面の簡単な説明】

第１図は本発明に係わる薄膜トランジスタアレイの一実
施例を示す平面図であり、 第２図は従来の薄膜トランジスタアレイの構成例を示す
平面図であり、 第３図は第２図のｎ−ｎ線で切る要部断面図であり、 第４図は第１図のＩ−Ｉ線で切る要部断面図であり、 第５図は本発明に係わる薄膜トランジスタアレイの他の
実施例を示す平面図であり、 第６図は第５図のＩ−Ｉ線で切る要部断面図である。 １・・・データライン電極、 １ａ・・・データライン電極と同一素材の金属膜、２・
・・ゲート電極、 ３・・・画素電極・ ３ａ・・・画素電極と同一素材の膜。

Claims (2)

【特許請求の範囲】
1. （１）絶縁基板と、 上記絶縁基板上にストライプ状に備えられたデータライ
   ン電極と、 上記絶縁基板上に上記データライン電極と直交するスト
   ライプ状に備えられたゲート電極と、上記データライン
   電極とゲート電極との交点に備えられた薄膜トランジス
   タと、 上記絶縁基板上に備えられ上記薄膜トランジスタに接続
   されている透明な画素電極とからなり、上記ゲート電極
   上の上記データライン電極と交差する部分及び上記薄膜
   トランジスタを構成する部分が酸化されて絶縁体を形成
   している薄膜トランジスタアレイであって、上記ゲート
   電極上の酸化されていない部分の少なくとも一部の上に
   上記データライン電極と同一素材の金属膜が形成されて
   いることを特徴とする薄膜トランジスタアレイ。
2. （２）絶縁基板と、 上記絶縁基板上にストライプ状に備えられたデータライ
   ン電極と、 上記絶縁基板上に上記データライン電極と直交するスト
   ライプ状に備えられたゲート電極と、上記データライン
   電極とゲート電極との交点に備えられた薄膜トランジス
   タと、 上記絶縁基板上に備えられ上記薄膜トランジスタに接続
   されている透明な画素電極とからなり、上記ゲート電極
   上の上記データライン電極と交差する部分及び上記薄膜
   トランジスタを構成する部分が酸化されて絶縁体を形成
   している薄膜トランジスタアレイであって、上記ゲート
   電極上の酸化されていない部分の少なくとも一部の上に
   上記画素電極と同一素材の膜を介して上記データライン
   電極と同一素材の金属膜が形成されていることを特徴と
   する薄膜トランジスタアレイ。