JPH0473335B2 - - Google Patents
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- Publication number
- JPH0473335B2 JPH0473335B2 JP58041774A JP4177483A JPH0473335B2 JP H0473335 B2 JPH0473335 B2 JP H0473335B2 JP 58041774 A JP58041774 A JP 58041774A JP 4177483 A JP4177483 A JP 4177483A JP H0473335 B2 JPH0473335 B2 JP H0473335B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- rom
- test pattern
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000002159 abnormal effect Effects 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はROM部に記憶された正常なデジタ
ル・パターン信号のうちの所望のシリアルパター
ン信号を欠落させることで、多種類の異常なデジ
タル・パターン信号を発生させることを可能とす
るテスト信号発生装置に関するものである。
ル・パターン信号のうちの所望のシリアルパター
ン信号を欠落させることで、多種類の異常なデジ
タル・パターン信号を発生させることを可能とす
るテスト信号発生装置に関するものである。
従来例の構成とその問題点
デジタル信号処理装置を正確にテストするため
には、正しい形式の信号および各種の誤つた信号
を前記デジタル信号処理装置に入力し、その信号
に対する応答出力を評価することにより行う必要
があるが、前記入力テストパターン信号を効率的
に発生させることは非常に困難であつた。
には、正しい形式の信号および各種の誤つた信号
を前記デジタル信号処理装置に入力し、その信号
に対する応答出力を評価することにより行う必要
があるが、前記入力テストパターン信号を効率的
に発生させることは非常に困難であつた。
デジタル・オーデイオ・デイスク（以下、
DADと略す）再生装置を例にとると、DADから
再生される信号はデイクス表面の傷や指紋、製作
時のパターンくずれ等の影響により、誤りを生じ
ていることが予想される。
DADと略す）再生装置を例にとると、DADから
再生される信号はデイクス表面の傷や指紋、製作
時のパターンくずれ等の影響により、誤りを生じ
ていることが予想される。
一般にデジタル符号の伝送では、受信時に伝送
途中で生じた誤りを訂正する能力を持たせるため
に、送信時にパリテイ符号を付加して伝送され
る。
途中で生じた誤りを訂正する能力を持たせるため
に、送信時にパリテイ符号を付加して伝送され
る。
DAD再生装置における再生誤り信号の訂正機
能をテストするためには、誤りの生じた位置と、
誤りパターンのわかつた信号を用いる必要があ
る。しかし、このような信号をDADに記録して
再生装置に供給することは、前述の理由により非
常に困難である。
能をテストするためには、誤りの生じた位置と、
誤りパターンのわかつた信号を用いる必要があ
る。しかし、このような信号をDADに記録して
再生装置に供給することは、前述の理由により非
常に困難である。
一般に各種のデジタル信号処理装置では、伝送
途中を生じた誤りを訂正する必要がある。この訂
正機能をテストするためには、多種類の場合の誤
りについてテストする必要がある。これらのテス
トパターン信号を個別に発生させると、そのデー
タ量は膨大なものになり、またテスト信号発生装
置も複雑なものになる。
途中を生じた誤りを訂正する必要がある。この訂
正機能をテストするためには、多種類の場合の誤
りについてテストする必要がある。これらのテス
トパターン信号を個別に発生させると、そのデー
タ量は膨大なものになり、またテスト信号発生装
置も複雑なものになる。
発明の目的
本発明の目的は、全く誤りのない信号を基本に
し、そのうちから所望の位置を欠落させること
で、特定のテストパターン信号を形成し、且つ、
これを自在に制御して発生し得るようになすこと
によつて、前述の欠点を除去し、各種デジタル信
号処理装置の誤り信号訂正機能テストを容易に行
うことができるテスト信号発生装置を提供するこ
とにある。
し、そのうちから所望の位置を欠落させること
で、特定のテストパターン信号を形成し、且つ、
これを自在に制御して発生し得るようになすこと
によつて、前述の欠点を除去し、各種デジタル信
号処理装置の誤り信号訂正機能テストを容易に行
うことができるテスト信号発生装置を提供するこ
とにある。
発明の構成
本発明は、各種デジタル信号処理装置の入力フ
オーマツトにエンコードされた正常なデジタル・
テストパターン信号をROM部に記憶し、同
ROM部のアドレスカウンタの出力をデコードす
ることで、前記ROM部の出力信号の所望の位置
のシリアルパターン信号を欠落させる信号形成手
段を備え、これにより、多種類のパターンのわか
つた誤りを含むテストパターン信号を発生させる
ことを可能にしたものである。
オーマツトにエンコードされた正常なデジタル・
テストパターン信号をROM部に記憶し、同
ROM部のアドレスカウンタの出力をデコードす
ることで、前記ROM部の出力信号の所望の位置
のシリアルパターン信号を欠落させる信号形成手
段を備え、これにより、多種類のパターンのわか
つた誤りを含むテストパターン信号を発生させる
ことを可能にしたものである。
実施例の説明
第１図は本発明のブロツク図を示す。各種デジ
タル信号処理装置の入力フオーマツトにエンコー
ドされた、全く誤りのないテストパターン信号を
ROM部に書み込み、同ROM部から出力さ
れた信号のうち、所望の位置のシリアルパターン
を、制御部で欠落させ、出力端子Doutより出
力する。
タル信号処理装置の入力フオーマツトにエンコー
ドされた、全く誤りのないテストパターン信号を
ROM部に書み込み、同ROM部から出力さ
れた信号のうち、所望の位置のシリアルパターン
を、制御部で欠落させ、出力端子Doutより出
力する。
第２図にその出力信号の例を示す。Ｄ１は
ROM部より出力された正常なデジタル・テス
トパターン信号である。Ｄ２はROM部の出力
信号から所定のシリアルパターンを欠落させるた
めに、制御部で発生される制御信号であり、Ｄ
２が出力されている間、ROM部からの出力信号
Ｄ１中の所定位置のシリアルパターンが欠落し、
出力端子DoutからはＤ３に示すような誤りを含
むデジタル・テストパターン信号が出力される。
ROM部より出力された正常なデジタル・テス
トパターン信号である。Ｄ２はROM部の出力
信号から所定のシリアルパターンを欠落させるた
めに、制御部で発生される制御信号であり、Ｄ
２が出力されている間、ROM部からの出力信号
Ｄ１中の所定位置のシリアルパターンが欠落し、
出力端子DoutからはＤ３に示すような誤りを含
むデジタル・テストパターン信号が出力される。
第３図に本発明の一実施例を示す。この図で、
１はアドレスカウンタ、２はROM部であり、あ
らかじめ計算されたDADフオーマツトのテスト
用パターン信号をROM部２に書き込んでおき、
そのROM部２のアドレスカウンタ１にクロツク
パルスCKを供給し、前記アドレスカウンタ１の
出力a1〜ao+nのうちｎビツトa1〜aoををROM部
２のアドレスに入力し、ROM部２に書み込んだ
データを順次読み出す。そして、前記ROM部２
から読み出された、パラレル信号d1〜dlは、ｌビ
ツト（ｌ＝2m）のシフトレジスタ３によつてシリ
アル信号に変換される。アドレスカウンタ１の下
位ｍビツトすなわち、ao+1〜ao+nはシフトレジス
タのシフトカウンタとして機能する。このｍビツ
トをデコーダ４でデコードして、シフトレジスタ
３のSHIFT動作とLOAD動作を指示する切換え
信号S1がつくられる。すなわち、2mビツトシフト
をした時、デコーダから切換信号S1が出力され
LOAD動作となり、シフトレジスタ３に信号d1〜
dlがロードされる。その後、切換信号S1によりシ
フトレジスタ３はSHIFT動作となり、シフトレ
ジスタ３にロードされたパラレル信号d1〜dlは、
ROM部２のアドレスカウンタと共通のクロツク
パルスCKによつてシルアル信号に変換された後、
ANDゲート５を通つて出力端子Doutから出力さ
れる。
１はアドレスカウンタ、２はROM部であり、あ
らかじめ計算されたDADフオーマツトのテスト
用パターン信号をROM部２に書き込んでおき、
そのROM部２のアドレスカウンタ１にクロツク
パルスCKを供給し、前記アドレスカウンタ１の
出力a1〜ao+nのうちｎビツトa1〜aoををROM部
２のアドレスに入力し、ROM部２に書み込んだ
データを順次読み出す。そして、前記ROM部２
から読み出された、パラレル信号d1〜dlは、ｌビ
ツト（ｌ＝2m）のシフトレジスタ３によつてシリ
アル信号に変換される。アドレスカウンタ１の下
位ｍビツトすなわち、ao+1〜ao+nはシフトレジス
タのシフトカウンタとして機能する。このｍビツ
トをデコーダ４でデコードして、シフトレジスタ
３のSHIFT動作とLOAD動作を指示する切換え
信号S1がつくられる。すなわち、2mビツトシフト
をした時、デコーダから切換信号S1が出力され
LOAD動作となり、シフトレジスタ３に信号d1〜
dlがロードされる。その後、切換信号S1によりシ
フトレジスタ３はSHIFT動作となり、シフトレ
ジスタ３にロードされたパラレル信号d1〜dlは、
ROM部２のアドレスカウンタと共通のクロツク
パルスCKによつてシルアル信号に変換された後、
ANDゲート５を通つて出力端子Doutから出力さ
れる。
データの欠落を開始したいROMアドレスを入
力端子b1〜bo+nに入力し、データの欠落を終了し
たいROMアドレスを入力端子C1〜Co+nに入力す
る。ROM部アドレスカウンタ１の出力値a1〜
ao+nはEx−ORで構成された一致検出回路群６，
９で、前記のb1〜bo+n，c1〜co+nの値とそれぞれ
比較される。ROM部アドレスカンタ１の値a1〜
ao+nとb1〜bo+nの値が一致するとフリツプフロツ
プ７のセツト信号S2が発生し、フリツピフロツプ
７がセツトされ、そのコンプリメント出力S4が
Ｌレベルになり、フリツプフロツプ７の後段の
ANDゲート５が閉じ、シフトレジスタ３からの
シリアル信号S5が出力端子Doutに出力されなく
なる。但し制御入力端子ＣはＬレべルにしてお
く。
力端子b1〜bo+nに入力し、データの欠落を終了し
たいROMアドレスを入力端子C1〜Co+nに入力す
る。ROM部アドレスカウンタ１の出力値a1〜
ao+nはEx−ORで構成された一致検出回路群６，
９で、前記のb1〜bo+n，c1〜co+nの値とそれぞれ
比較される。ROM部アドレスカンタ１の値a1〜
ao+nとb1〜bo+nの値が一致するとフリツプフロツ
プ７のセツト信号S2が発生し、フリツピフロツプ
７がセツトされ、そのコンプリメント出力S4が
Ｌレベルになり、フリツプフロツプ７の後段の
ANDゲート５が閉じ、シフトレジスタ３からの
シリアル信号S5が出力端子Doutに出力されなく
なる。但し制御入力端子ＣはＬレべルにしてお
く。
次にROM部アドレスカウンタ１の値a1〜ao+n
とc1〜co+nの値が一致すると、一致検出回路群９
でフリツプフロツプのリセツト信号S3が発生し、
フリツプフロツプ７がリセツトされ、出力S4が
Ｈレべルになり、フリツプフロツプ７の後段の
ANDゲート５が開き、シリアル信号S5が出力端
子Doutより出力される。
とc1〜co+nの値が一致すると、一致検出回路群９
でフリツプフロツプのリセツト信号S3が発生し、
フリツプフロツプ７がリセツトされ、出力S4が
Ｈレべルになり、フリツプフロツプ７の後段の
ANDゲート５が開き、シリアル信号S5が出力端
子Doutより出力される。
ここで、制御入力端子ＣをＨレべルにすると
ANDゲート５は常に開いているのでシリアル信
号は全く欠落しないで出力端子より出力される。
ANDゲート５は常に開いているのでシリアル信
号は全く欠落しないで出力端子より出力される。
発明の効果
以上説明したように、本発明によれば、ROM
部に全く誤りのない各種デジタル信号処理装置の
入力フオーマツトにエンコードされたデータを持
ち、これを出力時に所望の位置のデータを欠落さ
せることで、少量のデータから多種類の自在に制
御された誤り信号を発生させることができる。ま
た、あらかじめ誤つたデータを作成しておく必要
がなく、欠落を容易に発させることができるた
め、テスト信号発生装置を簡易に構成することが
できる。したがつて、この信号を用いることによ
り、各種デジタル信号処理装置の誤り信号訂正機
能のテストを容易に行うことができる。
部に全く誤りのない各種デジタル信号処理装置の
入力フオーマツトにエンコードされたデータを持
ち、これを出力時に所望の位置のデータを欠落さ
せることで、少量のデータから多種類の自在に制
御された誤り信号を発生させることができる。ま
た、あらかじめ誤つたデータを作成しておく必要
がなく、欠落を容易に発させることができるた
め、テスト信号発生装置を簡易に構成することが
できる。したがつて、この信号を用いることによ
り、各種デジタル信号処理装置の誤り信号訂正機
能のテストを容易に行うことができる。
第１図は本発明のブロツク図、第２図は出力信
号波形図、第３図は本発明の一実施例を示す回路
図である。 ……ROM部、……制御部、１……ROM
部アドレスカウンタ、２……ROM部、３……シ
フトレジスタ、４……デコーダ、６，９……一致
検出回路群、７……フリツプフロツプ。
号波形図、第３図は本発明の一実施例を示す回路
図である。 ……ROM部、……制御部、１……ROM
部アドレスカウンタ、２……ROM部、３……シ
フトレジスタ、４……デコーダ、６，９……一致
検出回路群、７……フリツプフロツプ。
Claims (1)
- １ 正常なデジタル・テストパターン信号を格納
するための読み出し専用記憶装置（ROM）と、
前記ROMから並列信号として読み出されたデジ
タル・テストパターン信号を直列信号に変換する
ための並列・直列変換回路と、前記並列・直列変
換回路から出力される直列のデジタル・テストパ
ターン信号の所望の連続するビツト列を欠落させ
る信号形成手段とを備え、前記信号形成手段によ
り正常なデジタル・テストパターン信号から欠落
を含んだ異常なデジタル・テストパターン信号を
発生するテスト信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177483A JPS59168734A (ja) | 1983-03-14 | 1983-03-14 | テスト信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177483A JPS59168734A (ja) | 1983-03-14 | 1983-03-14 | テスト信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59168734A JPS59168734A (ja) | 1984-09-22 |
| JPH0473335B2 true JPH0473335B2 (ja) | 1992-11-20 |
Family
ID=12617721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4177483A Granted JPS59168734A (ja) | 1983-03-14 | 1983-03-14 | テスト信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168734A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59136843A (ja) * | 1983-01-27 | 1984-08-06 | Yokogawa Hokushin Electric Corp | シリアルデ−タ転送における誤り訂正機能の動作チエツク方法 |
-
1983
- 1983-03-14 JP JP4177483A patent/JPS59168734A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59136843A (ja) * | 1983-01-27 | 1984-08-06 | Yokogawa Hokushin Electric Corp | シリアルデ−タ転送における誤り訂正機能の動作チエツク方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59168734A (ja) | 1984-09-22 |
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