JPH0471266A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0471266A JPH0471266A JP2183222A JP18322290A JPH0471266A JP H0471266 A JPH0471266 A JP H0471266A JP 2183222 A JP2183222 A JP 2183222A JP 18322290 A JP18322290 A JP 18322290A JP H0471266 A JPH0471266 A JP H0471266A
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 abstract description 5
- 229910052796 boron Inorganic materials 0.000 abstract description 4
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
上にＩ ２Ｌ （Ｉｎｔｅｇｒａシｅｄ Ｉｎｊｅｃｔ
ｉｏｎ Ｌｏｇｉｃ）とバイポーラ−トランジスタとが
共存する半導体集積回路の製造方法に関するものである
。
上にＩ ２Ｌ （Ｉｎｔｅｇｒａシｅｄ Ｉｎｊｅｃｔ
ｉｏｎ Ｌｏｇｉｃ）とバイポーラ−トランジスタとが
共存する半導体集積回路の製造方法に関するものである
。
Ｉ２Ｌはキャリア注入用の第１極性型インジェクタトラ
ンジスタと増幅用の第２極性型インバータトランジスタ
とから構成され、インジェクタトラジスタのコレクタと
インバータトラジスタのベースとが共通になっている。
ンジスタと増幅用の第２極性型インバータトランジスタ
とから構成され、インジェクタトラジスタのコレクタと
インバータトラジスタのベースとが共通になっている。
従来技術によるＩ２Ｌ、ＮＰＮ）ランジスタ、三重拡散
型（Ｔｒｉｐｌｅ Ｄｉｆｆｕｓｅｄ−） Ｐ Ｎ Ｐ
）ランジスタく以下Ｔ−ＰＮＰと称する）が共存する
半導体集積回路について、第４図を参照して説明する。
型（Ｔｒｉｐｌｅ Ｄｉｆｆｕｓｅｄ−） Ｐ Ｎ Ｐ
）ランジスタく以下Ｔ−ＰＮＰと称する）が共存する
半導体集積回路について、第４図を参照して説明する。
はじめにＰ−型シリコン基板１にＮ４型埋込層２とＰ型
埋込層３とを形成する。
埋込層３とを形成する。
つぎに全面にＮ”型エピタキシャル層４を成長させてか
ら、Ｐ１型第２コレクタ７ａとＰ１型分Ｎ層７ｂとを同
時に形成する。
ら、Ｐ１型第２コレクタ７ａとＰ１型分Ｎ層７ｂとを同
時に形成する。
つぎにＮ＋型埋込層２に達するＮ１型カラー６を形成す
る。
る。
つぎにＰ“型エミッタ１０ａ、Ｐ”型エミッタ１０ｃ、
Ｐ“型コレクタコンタクト１０ｄを同時に形成する。
Ｐ“型コレクタコンタクト１０ｄを同時に形成する。
つぎにＴ−ＰＮＰ領域のＰ型第１コレクタ５ｂを形成す
る。
る。
つぎにＴ−ＰＮＰ領域のＮ型ベース８ｂを形成する。
つぎにＩ２Ｌ領域のインバータＮＰＮ）ランジスタのＰ
＋型ベース９ａ（インジェクタＰＮＰ）ランジスタのＰ
＋型コレクタ）とＮＰＮトランジスタ領域のＰ“型ベー
ス９ｂとを同時に形成する。
＋型ベース９ａ（インジェクタＰＮＰ）ランジスタのＰ
＋型コレクタ）とＮＰＮトランジスタ領域のＰ“型ベー
ス９ｂとを同時に形成する。
ここでＰ”型エミッタ１０ａは、ＮＰＮトランジスタ領
域のＰ＋型ベース９ｂと同時に形成することもできる。
域のＰ＋型ベース９ｂと同時に形成することもできる。
つぎに１２Ｌ領域のインバータＮＰＮ）ランジスタのＮ
＋型エミッタコンタクトｌｌａ、Ｎ＋型コレクタ１ ｌ
ｂ、ＮＰＮトランジスタ領域のＮ４型エミッタｉｌｃ、
Ｎ″′型コレクタコンタクトｌｌｄ、Ｔ−ＰＮＰ）−ラ
ンジスタ領域のＮ＋型ベースコンタクトｌｉｅを同時に
形成する。
＋型エミッタコンタクトｌｌａ、Ｎ＋型コレクタ１ ｌ
ｂ、ＮＰＮトランジスタ領域のＮ４型エミッタｉｌｃ、
Ｎ″′型コレクタコンタクトｌｌｄ、Ｔ−ＰＮＰ）−ラ
ンジスタ領域のＮ＋型ベースコンタクトｌｉｅを同時に
形成する。
従来技術によるＩ２Ｌには、つぎのような問題点があっ
た。
た。
（１）インバータＮＰＮトランジスタのβＩＪＰは順方
向ＮＰＮトランジスタのｈＰＥと線形の相関にあり、β
ｕｐを大きくするためにｈＦＥを大きくすると、エミッ
ターコレクタ間耐圧（以下ＢＶｃε０と称する）が低下
してしまう。
向ＮＰＮトランジスタのｈＰＥと線形の相関にあり、β
ｕｐを大きくするためにｈＦＥを大きくすると、エミッ
ターコレクタ間耐圧（以下ＢＶｃε０と称する）が低下
してしまう。
（２）ＮＰＮトランジスタのＢＶＣｌｉ：Ｏを確保する
ためにエピタキシャル濃度（以下Ｎ ｅｅｌ と称する
）を低くし、インバータＮＰＮ）−ランジスタのベース
直下の実効エピタキシャル層厚く以下Ｗ ＠ｐ ｌと称
する）を厚くすると、正孔キャリアの蓄積のために大電
流における動作速度が遅くなる。
ためにエピタキシャル濃度（以下Ｎ ｅｅｌ と称する
）を低くし、インバータＮＰＮ）−ランジスタのベース
直下の実効エピタキシャル層厚く以下Ｗ ＠ｐ ｌと称
する）を厚くすると、正孔キャリアの蓄積のために大電
流における動作速度が遅くなる。
（３）インジェクタＰＮＰトランジスタである横方向ト
ランジスタのベース接地電流増幅率（以下αと称する）
は０．６〜０．８と低く、特に小電流における動作速度
をさらに速くすることができない。
ランジスタのベース接地電流増幅率（以下αと称する）
は０．６〜０．８と低く、特に小電流における動作速度
をさらに速くすることができない。
本発明の■２Ｌと第１極性型バイポーラトランジスタと
が第１導電型半導体層に共存する半導体装置の製造方法
は、Ｉ２Ｌのｆ２極性型インバータトランジスタのベー
ス領域でかつ第１極性型インジェクタトランジスタのコ
レクタ領域となる第２導電型第１領域と、バイポーラト
ランジスタのコレクタ領域となる第２導電型第２領域と
を同時に形成する工程と、Ｉ２Ｌの第１領域の一部と重
複し、インジェクタトランジスタのベース領域となる第
１導電型第３領域と、バイポーラトランジスタの第２領
域の内部にベース領域となる第１導電型第４領域とを第
１および第２領域よりも高濃度かつ浅く同時に形成する
工程と、半導体層表面に１２Ｌのインジェクタトランジ
スタの第３領域にエミッタ領域となる第２導電型第５領
域と、バイポーラトランジスタの第３領域の内側にエミ
ッタ領域となる第２導電型第６領域とを、第３および第
４領域よりも高濃度かつ浅く同時に形成する工程とを含
むものである。
が第１導電型半導体層に共存する半導体装置の製造方法
は、Ｉ２Ｌのｆ２極性型インバータトランジスタのベー
ス領域でかつ第１極性型インジェクタトランジスタのコ
レクタ領域となる第２導電型第１領域と、バイポーラト
ランジスタのコレクタ領域となる第２導電型第２領域と
を同時に形成する工程と、Ｉ２Ｌの第１領域の一部と重
複し、インジェクタトランジスタのベース領域となる第
１導電型第３領域と、バイポーラトランジスタの第２領
域の内部にベース領域となる第１導電型第４領域とを第
１および第２領域よりも高濃度かつ浅く同時に形成する
工程と、半導体層表面に１２Ｌのインジェクタトランジ
スタの第３領域にエミッタ領域となる第２導電型第５領
域と、バイポーラトランジスタの第３領域の内側にエミ
ッタ領域となる第２導電型第６領域とを、第３および第
４領域よりも高濃度かつ浅く同時に形成する工程とを含
むものである。
本発明の第１の実施例について、第１図（ａ）〜（Ｃ）
を参照して説明する。
を参照して説明する。
はじめに第１図（ａ）に示すように、不純物濃度１０１
４〜１０１６ｃ ｍ−’のＰ−型シリコン基板１の表面
にｓｂまたはＡｓを拡散して層抵抗１０〜・３０Ω／口
のＮ゛型埋込層２を形成する。
４〜１０１６ｃ ｍ−’のＰ−型シリコン基板１の表面
にｓｂまたはＡｓを拡散して層抵抗１０〜・３０Ω／口
のＮ゛型埋込層２を形成する。
つぎに素子分離領域とＴ−ＰＮＰ領域のＮ＋型埋込層２
とにＢＣｊ！ｍを拡散して、層抵抗５０〜２５０Ω／口
のＰ型埋込層３を形成する。
とにＢＣｊ！ｍを拡散して、層抵抗５０〜２５０Ω／口
のＰ型埋込層３を形成する。
つぎに厚さ１０〜１５μｍ、不純物濃度５×１０１５ｃ
ｍ’−３〜Ｉ Ｘ １０１６ｃ ｍ−’のＮ−型エピ
タキシャル層４を成長させる。
ｍ’−３〜Ｉ Ｘ １０１６ｃ ｍ−’のＮ−型エピ
タキシャル層４を成長させる。
つぎに第１図（ｂ）に示すように、Ｉ２Ｌ領域およびＴ
−ＰＮＰ領域に硼素（ＩＩＢ＋）をイオン注入して層抵
抗１〜５にΩ／口のインバータＮＰＮトランジスタのＰ
型ベース５ａ（インジェクタＰＮＰトランジスタのＰ型
コレクタ）と、Ｔ−ＰＮＰ領域のＰ型箱１コレクタ５ｂ
とを同時に形成する。
−ＰＮＰ領域に硼素（ＩＩＢ＋）をイオン注入して層抵
抗１〜５にΩ／口のインバータＮＰＮトランジスタのＰ
型ベース５ａ（インジェクタＰＮＰトランジスタのＰ型
コレクタ）と、Ｔ−ＰＮＰ領域のＰ型箱１コレクタ５ｂ
とを同時に形成する。
つぎにＰＯＣｆｆｌ、を拡散して、Ｎ“型埋込層２に達
する層抵抗１０〜３０Ω／口のＮ“型カラー６を形成す
る。
する層抵抗１０〜３０Ω／口のＮ“型カラー６を形成す
る。
つぎにＢＣｆｆｌ、を拡散して、Ｐ“型埋込層３に達す
る層抵抗１０〜２０Ω／口のＴ−ＰＮＰ領域のＰ＋型第
２コレクタ７ａおよびＰ“型分離ｆｆ１７ｂを同時に形
成する。
る層抵抗１０〜２０Ω／口のＴ−ＰＮＰ領域のＰ＋型第
２コレクタ７ａおよびＰ“型分離ｆｆ１７ｂを同時に形
成する。
つぎに第１図（Ｃ）に示すように、例えば燐（３１ｐ＋
）をイオン注入して、Ｐ型ベース５ａよりも高濃度で浅
い、層抵抗１５０〜５００Ω／口のインジェクタＰＮＰ
）ランジスタのＮ型ベース８ａを形成する。
）をイオン注入して、Ｐ型ベース５ａよりも高濃度で浅
い、層抵抗１５０〜５００Ω／口のインジェクタＰＮＰ
）ランジスタのＮ型ベース８ａを形成する。
同時に”＞ＰＮＰ領域のＮ型ベース８ｂを形成する。
つぎに例えは硼素（＋１１３＋）をイオン注入して、層
抵抗１５０〜２５０Ω／口のＮＰＮトラジスタのＰ＋型
ベース９ｂを形成する。
抵抗１５０〜２５０Ω／口のＮＰＮトラジスタのＰ＋型
ベース９ｂを形成する。
つぎにＢＣｌ１３を拡散して、層抵抗１０〜５０Ω／口
のＰ＋型インジェクタ１０ａ、Ｐ”型ベースコンタクト
１０ｂ、Ｔ−ＰＮＰ）−ランジスタのＰ＋型エミッタ１
０ｃを同時に形成する。
のＰ＋型インジェクタ１０ａ、Ｐ”型ベースコンタクト
１０ｂ、Ｔ−ＰＮＰ）−ランジスタのＰ＋型エミッタ１
０ｃを同時に形成する。
最後にｐｏｃη３を拡散して、層抵抗１０〜２０Ω／口
のインバータＮＰＮトランジスタのＮ＋型エミッタコン
タクト１］、ａ、Ｎ”型コレクタ１１ｂ、ＮＰＮトラン
ジスタのＮ＋型エミッタ１１ｃ、Ｎ＋型コレクタコンタ
クト１１ ｄ、 Ｔ−ＰＮＰＮトランジスタ＋型ベース
コンタクトｌｉｅを同時に形成して、素子部が完成する
。
のインバータＮＰＮトランジスタのＮ＋型エミッタコン
タクト１］、ａ、Ｎ”型コレクタ１１ｂ、ＮＰＮトラン
ジスタのＮ＋型エミッタ１１ｃ、Ｎ＋型コレクタコンタ
クト１１ ｄ、 Ｔ−ＰＮＰＮトランジスタ＋型ベース
コンタクトｌｉｅを同時に形成して、素子部が完成する
。
つぎに本発明の第２の実施例について、第２図を参照し
て説明する。
て説明する。
ここではＩ２Ｌ領域のＮ１型埋込層２の上に形成された
Ｐ型埋込層３に達するインバータＮ Ｐ Ｎトランジス
タのＰ型ベース５ａが形成されている。
Ｐ型埋込層３に達するインバータＮ Ｐ Ｎトランジス
タのＰ型ベース５ａが形成されている。
そのためにＮ−型エピタキシャル層の厚さＷ ｅｐ、を
零にすることができ、正孔キャリアの蓄積を著しく減少
させることにより、大電流での動作速度を向上させるこ
とができる。
零にすることができ、正孔キャリアの蓄積を著しく減少
させることにより、大電流での動作速度を向上させるこ
とができる。
つぎに本発明の第３の実施例について、第３図を参照し
て説明する。
て説明する。
ここではＩ２１−領域のインバータＮＰＮトランジスタ
のコレクタ８ｃが、インジェクタＰＮＰ）ランジスタの
Ｎ型ベース８ａおよび丁”−Ｐ Ｎ Ｐトランジスタの
Ｎ型ベース８ｂと同時に形成されている。
のコレクタ８ｃが、インジェクタＰＮＰ）ランジスタの
Ｎ型ベース８ａおよび丁”−Ｐ Ｎ Ｐトランジスタの
Ｎ型ベース８ｂと同時に形成されている。
そのために第４図に示す従来技術のＮ＋型コレクタｌｌ
ｂと比べて深く、インバータＮＰＮ）−ランジスタのベ
ース幅が小さく、βｕｐを大きくすることができた。
ｂと比べて深く、インバータＮＰＮ）−ランジスタのベ
ース幅が小さく、βｕｐを大きくすることができた。
その結果インバータＮＰＮトランジスタのファンアウト
数を大きくとることか可能になった。
数を大きくとることか可能になった。
ＮＰＮ トランジスタ領域の１）′１型ベースとは別工
程で、Ｉ２Ｌ領域のインバータＮＰＮ）ランジスタのＰ
型ベースを低濃度かつ深く形成している。
程で、Ｉ２Ｌ領域のインバータＮＰＮ）ランジスタのＰ
型ベースを低濃度かつ深く形成している。
そのためにＮ Ｐ Ｎ ）ラジスタ領域のＢＶ９８ｏに
影響を与えることなくインバータＮＰＮ）ランジスタの
βｕｐを高くすることができる。
影響を与えることなくインバータＮＰＮ）ランジスタの
βｕｐを高くすることができる。
またＩ２Ｌ領域のＷ ｅ ｐ ｌが小さくなり、インバ
−タＮＰＮトランジスタのベース直下のエピタキシャル
層中の正孔キャリアの蓄積を削減することにより、大電
流における動作速度を向上させることができる。
−タＮＰＮトランジスタのベース直下のエピタキシャル
層中の正孔キャリアの蓄積を削減することにより、大電
流における動作速度を向上させることができる。
第１図（ａ）〜（ｃ）は本発明の第１の実施例を製造工
程順に示す断面図、第２図は本発明の第２の実施例を示
す断面図、第３図は本発明の第３の実施例を示す断面図
、第４図は従来技術を示す断面図である。 １・・・Ｐ−型シリコン基板、２・・・Ｎ”型埋込層、
３・・・Ｐ型埋込層、４・・・Ｎ−型エピタキシャル層
、５ａ・・・インバータＮＰＮ）−ランジスタのＰ型ベ
ース、５ｂ・・・Ｔ−ＰＮＰトランジスタのＰ型筒１コ
レクタ、６・・・Ｎ＋型カラー、７ａ・・・Ｐ１型第２
コレクタ、７ｂ・・・Ｐ＋型分離層、８ａ・・・インジ
ェクタＰＮＰ）ランジスタのＮ型ベース、８ｂ・・・Ｔ
ＰＮＰ）ランジスタのＮ型コレクタ、８ｃ・・・インバ
ータＮＰＮトランジスタのＮ型コレクタ、９ａ、・・イ
ンバータＮＰＮトランジスタのＰ＋型ベース、９ｂ・・
・ＮＰＮトランジスタのＰ１型ベース、１０ａ・・・Ｐ
“型インジェクタ、１０ｂ・・・インバータＮＰＮ）ラ
ンジスタのＰ１型ベースコンタクト、１０ｃ・・・Ｔ−
ＰＮＰ）ラジスタのＰ４型エミッタ、１．Ｏｄ・・・Ｔ
−ＰＮＰ ）ランジスタのＰ＋型コレクタコンタクト、
ｌｌａ・・・インバータＮＰＮトランジスタのＮ＋型エ
ミッタコンタクト、１１ｂ・・・インバータＮＰＮトラ
ンジスタのＮ＋型コレクタ、ｌｌｃ・・・ＮＰＮ）ラン
ジスタのＮ＋型エミッタ、ｌｌｄ・・・ＮＰＮ）ランジ
スタのＮ＋型コレクタコンタクト、ｌｌｅ・・・Ｔ−Ｐ
ＮＰトランジスタのＮ＋型ベースコンタクト。
程順に示す断面図、第２図は本発明の第２の実施例を示
す断面図、第３図は本発明の第３の実施例を示す断面図
、第４図は従来技術を示す断面図である。 １・・・Ｐ−型シリコン基板、２・・・Ｎ”型埋込層、
３・・・Ｐ型埋込層、４・・・Ｎ−型エピタキシャル層
、５ａ・・・インバータＮＰＮ）−ランジスタのＰ型ベ
ース、５ｂ・・・Ｔ−ＰＮＰトランジスタのＰ型筒１コ
レクタ、６・・・Ｎ＋型カラー、７ａ・・・Ｐ１型第２
コレクタ、７ｂ・・・Ｐ＋型分離層、８ａ・・・インジ
ェクタＰＮＰ）ランジスタのＮ型ベース、８ｂ・・・Ｔ
ＰＮＰ）ランジスタのＮ型コレクタ、８ｃ・・・インバ
ータＮＰＮトランジスタのＮ型コレクタ、９ａ、・・イ
ンバータＮＰＮトランジスタのＰ＋型ベース、９ｂ・・
・ＮＰＮトランジスタのＰ１型ベース、１０ａ・・・Ｐ
“型インジェクタ、１０ｂ・・・インバータＮＰＮ）ラ
ンジスタのＰ１型ベースコンタクト、１０ｃ・・・Ｔ−
ＰＮＰ）ラジスタのＰ４型エミッタ、１．Ｏｄ・・・Ｔ
−ＰＮＰ ）ランジスタのＰ＋型コレクタコンタクト、
ｌｌａ・・・インバータＮＰＮトランジスタのＮ＋型エ
ミッタコンタクト、１１ｂ・・・インバータＮＰＮトラ
ンジスタのＮ＋型コレクタ、ｌｌｃ・・・ＮＰＮ）ラン
ジスタのＮ＋型エミッタ、ｌｌｄ・・・ＮＰＮ）ランジ
スタのＮ＋型コレクタコンタクト、ｌｌｅ・・・Ｔ−Ｐ
ＮＰトランジスタのＮ＋型ベースコンタクト。
Claims (1)
- 【特許請求の範囲】 １、Ｉ＾２Ｌと第１極性型バイポーラトランジスタとが
第１導電型半導体層に共存する半導体装置の製造方法に
おいて、前記Ｉ＾２Ｌの第２極性型インバータトランジ
スタのベース領域でかつ前記第１極性型インジェクタト
ランジスタのコレクタ領域となる第２導電型第１領域と
、前記バイポーラトランジスタのコレクタ領域となる前
記第２導電型第２領域とを同時に形成する工程と、前記
Ｉ＾２Ｌの前記第１領域の一部と重複し、前記インジェ
クタトランジスタのベース領域となる前記第１導電型第
３領域と、前記バイポーラトランジスタの前記第２領域
の内部にベース領域となる前記第１導電型第４領域とを
前記第１および第２領域よりも高濃度かつ浅く同時に形
成する工程と、前記半導体層表面に前記Ｉ＾２Ｌの前記
インジェクタトランジスタの前記第３領域にエミッタ領
域となる前記第２導電型第５領域と、前記バイポーラト
ランジスタの前記第３領域の内側にエミッタ領域となる
前記第２導電型第６領域とを、前記第３および第４領域
よりも高濃度かつ浅く同時に形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 ２、前記Ｉ＾２Ｌの前記第１領域の内側に、しかも前記
第３領域と横方向に離れて、インバータトランジスタの
コレクタ領域となる、少なくとも１個の前記第１導電型
第７領域を、前記Ｉ＾２Ｌの前記第３領域および前記バ
イポーラトランジスタの前記第４領域と同時に形成する
ことを特徴とする請求項１記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183222A JP2747095B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183222A JP2747095B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0471266A true JPH0471266A (ja) | 1992-03-05 |
| JP2747095B2 JP2747095B2 (ja) | 1998-05-06 |
Family
ID=16131928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183222A Expired - Fee Related JP2747095B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747095B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593629B2 (en) * | 2000-12-28 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368087A (en) * | 1976-11-29 | 1978-06-17 | Fujitsu Ltd | Semiconductor device |
| JPS62104069A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体集積回路の製造方法 |
-
1990
- 1990-07-11 JP JP2183222A patent/JP2747095B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368087A (en) * | 1976-11-29 | 1978-06-17 | Fujitsu Ltd | Semiconductor device |
| JPS62104069A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体集積回路の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593629B2 (en) * | 2000-12-28 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2747095B2 (ja) | 1998-05-06 |
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