JPH0467019A - 液晶表示デバイス - Google Patents
液晶表示デバイスInfo
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- JPH0467019A JPH0467019A JP2177713A JP17771390A JPH0467019A JP H0467019 A JPH0467019 A JP H0467019A JP 2177713 A JP2177713 A JP 2177713A JP 17771390 A JP17771390 A JP 17771390A JP H0467019 A JPH0467019 A JP H0467019A
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- pixel electrode
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Links
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- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 239000010409 thin film Substances 0.000 claims description 5
- 239000010408 film Substances 0.000 claims description 3
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- 239000004065 semiconductor Substances 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 229910001936 tantalum oxide Inorganic materials 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 13
- 230000002950 deficient Effects 0.000 abstract description 11
- 229910004205 SiNX Inorganic materials 0.000 abstract 1
- 238000003491 array Methods 0.000 description 5
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＴＰＴをアクティブ素子として用いた液晶表
示デバイスに関する。
示デバイスに関する。
従来の技術
従来、この目的に使われるトランジスタアレイとしては
、例えば特開昭５９−４７６２３号公報に示されるよう
に、第２図のような構成が一般的である。すなわち、走
査線ｘ１〜ＸＭはゲート電極を、信号線Ｙ１〜ＹＮはソ
ース電極をそれぞれ接続したｆｉｆｌｙ）ランジスタ（
以後ＴＰＴと略す）１１を備え、そのドレイン電極は画
素電極２６に接続されている。画素電極と対向アース電
極の間に液晶１３が挿入され独立した画素１４を構成す
る。液晶は等価的にコンデンサーとして働くが、場合に
よってはこれに並列に補助コンデンサーが追加されるこ
ともある。
、例えば特開昭５９−４７６２３号公報に示されるよう
に、第２図のような構成が一般的である。すなわち、走
査線ｘ１〜ＸＭはゲート電極を、信号線Ｙ１〜ＹＮはソ
ース電極をそれぞれ接続したｆｉｆｌｙ）ランジスタ（
以後ＴＰＴと略す）１１を備え、そのドレイン電極は画
素電極２６に接続されている。画素電極と対向アース電
極の間に液晶１３が挿入され独立した画素１４を構成す
る。液晶は等価的にコンデンサーとして働くが、場合に
よってはこれに並列に補助コンデンサーが追加されるこ
ともある。
第２図によりＴＰＴの働きを説明する。走査線ＸＩ、Ｘ
２．Ｘ３．・・・・・・には第３図に示すような選択パ
ルスＰＩ、Ｐ２．Ｐ３．・・・・・・がそれぞれ印加さ
れる。特定の走査線例えばＸｉが選択状態のとき（他の
すべての走査線は非選択）これに接続される一連のＴＰ
Ｔのソース・ドレイン間が導通状態となり、それらに接
続された各画素に対応する信号線の電圧が印加される。
２．Ｘ３．・・・・・・には第３図に示すような選択パ
ルスＰＩ、Ｐ２．Ｐ３．・・・・・・がそれぞれ印加さ
れる。特定の走査線例えばＸｉが選択状態のとき（他の
すべての走査線は非選択）これに接続される一連のＴＰ
Ｔのソース・ドレイン間が導通状態となり、それらに接
続された各画素に対応する信号線の電圧が印加される。
Ｘｌが非選択に切り替わると前記ＴＰＴは非導通になる
ので前記画素に印加された電圧は次のフレームでｘｌが
選択されるまでの間前回の値を保持する。このようにＴ
ＦＴアレイを用いた液晶デイスプレィは必要な信号電圧
を正確かつ独立に各画素に伝達することができるのでク
ロストークがなくコントラスト比の大きい表示が可能と
なり注目をあつめている。
ので前記画素に印加された電圧は次のフレームでｘｌが
選択されるまでの間前回の値を保持する。このようにＴ
ＦＴアレイを用いた液晶デイスプレィは必要な信号電圧
を正確かつ独立に各画素に伝達することができるのでク
ロストークがなくコントラスト比の大きい表示が可能と
なり注目をあつめている。
発明が解決しようとする課題
このような従来の構成では、液晶表示デバイスが大型化
し信号線の本数が増えると全てのＴＰＴを良品としてつ
（りこむことが極めて困難となる。
し信号線の本数が増えると全てのＴＰＴを良品としてつ
（りこむことが極めて困難となる。
とくにＴＰＴは第４図にその断面構造の一例を示すよう
にゲート２１とソース２２１画素電極２６に接続するド
レイン２３間が少なくとも絶縁膜２４を介して絶縁基板
２７上に積層されているため、ピンホールその他の工・
捏上のトラブルによってゲート ソース間が短絡してし
まう恐れがある。
にゲート２１とソース２２１画素電極２６に接続するド
レイン２３間が少なくとも絶縁膜２４を介して絶縁基板
２７上に積層されているため、ピンホールその他の工・
捏上のトラブルによってゲート ソース間が短絡してし
まう恐れがある。
とくに、ゲート・ソース間の短絡は、これにつながる走
査線と信号線上の全てのＴＰＴの動作不良を招き、いわ
ゆる線欠陥という重大不良をもたらす。またドレイン電
極やソース電極と短絡するとその液晶セルは正規の信号
電圧を保持できなくなり点欠陥をもたらす。
査線と信号線上の全てのＴＰＴの動作不良を招き、いわ
ゆる線欠陥という重大不良をもたらす。またドレイン電
極やソース電極と短絡するとその液晶セルは正規の信号
電圧を保持できなくなり点欠陥をもたらす。
他の従来例として公開公報昭６１−２４３４８３は、上
記の問題を解決するため、いくつかのＴＰＴが不良であ
っても画素欠陥（Ｗ欠陥１点欠陥）が発注しないような
構成のＴＦＴアレイを提供している。
記の問題を解決するため、いくつかのＴＰＴが不良であ
っても画素欠陥（Ｗ欠陥１点欠陥）が発注しないような
構成のＴＦＴアレイを提供している。
この従来例は、第５図に示すように、各表示画素に複数
のＴＰＴを準備しているので、ＴＰＴに不良が生しても
、他の正常なＴＰＴで駆動できるという特徴がある。し
かしながら、ＯＡ機器などで使用される液晶デイスプレ
ィとして最近、温度補償あるいは、信号ノイズ、フリッ
カ−特性などが問題視されるようになってきているが、
まだこのレベルを補償できるにはいたっていなかった。
のＴＰＴを準備しているので、ＴＰＴに不良が生しても
、他の正常なＴＰＴで駆動できるという特徴がある。し
かしながら、ＯＡ機器などで使用される液晶デイスプレ
ィとして最近、温度補償あるいは、信号ノイズ、フリッ
カ−特性などが問題視されるようになってきているが、
まだこのレベルを補償できるにはいたっていなかった。
それは、各画素に準備されている各ＴＰＴの浮遊容量が
異なるため、不良ＴＰＴ部分の画素の電位が多少本来の
信号とずれて画質を劣化させてしまうためである。
異なるため、不良ＴＰＴ部分の画素の電位が多少本来の
信号とずれて画質を劣化させてしまうためである。
本発明はこのような課題を解決するもので、不良ＴＰＴ
が発生している表示画素も、正常に駆動されている画素
と同品位の画素とし、画質の優れた液晶デイスプレィを
得ることを目的とするものである。
が発生している表示画素も、正常に駆動されている画素
と同品位の画素とし、画質の優れた液晶デイスプレィを
得ることを目的とするものである。
課題を解決するための手段
この課題を解決するために本発明は、１つの画素当り同
一の走査線から駆動されるＴＰＴを３つ備え、第１のＴ
ＰＴは信号線と対応する画素を直接結合し、第２のＴＰ
Ｔは信号線と隣接画素を結合し、第３のＴＰＴは対応す
る画素と隣接する画素を結合するよう構成したものであ
る。かつ、補助容量を対応する画素と対応する走査線と
の間、あるいは、共通電極との間に形成したものである
。
一の走査線から駆動されるＴＰＴを３つ備え、第１のＴ
ＰＴは信号線と対応する画素を直接結合し、第２のＴＰ
Ｔは信号線と隣接画素を結合し、第３のＴＰＴは対応す
る画素と隣接する画素を結合するよう構成したものであ
る。かつ、補助容量を対応する画素と対応する走査線と
の間、あるいは、共通電極との間に形成したものである
。
作用
この構成により１つの信号線と１つの走査線に対応する
１つの画素への充電経路を従来のように単に１つのＴＰ
Ｔで構成するのではなく、３つのＴＰＴを用いて２つの
経路でもって構成している。
１つの画素への充電経路を従来のように単に１つのＴＰ
Ｔで構成するのではなく、３つのＴＰＴを用いて２つの
経路でもって構成している。
なおかつ補助容量が対応する画素と対応する走査線との
間、あるいは、共通電極との間に形成している。したが
って、この内とれか１つ、あるいは経路によっては２つ
のＴＰＴが不良になっても、短絡不良ＴＰＴは画素から
切り離し、またオープン不良ＴＰＴはそのまま放置すれ
ば、画素電極への充電経路が確保でき、従って先に述べ
たように線欠陥、および点欠陥の発生を防止し、対応す
る画素を正常に充電させることができる。しかもいずれ
のＴＰＴで駆動しても、その浮遊容量が異なって電圧の
突き抜は量が変化しても、補助容量との比でしか影響を
受けないため、正規の信号と何等変わることなく表示す
ることが可能となる。このような冗長経路を追加するや
り方として従来例の構成に単にＴＰＴを全く並列に追加
することも考えられるが、これでは点または線欠陥が発
生した時、どちらのＴＰＴが不良であるかを判別するこ
とが困難で修復することがむずかしい。また、１画素あ
たり２本の走査線と２つのＴＰＴを設けて２つのＴＰＴ
のゲー）！極をそれぞれ別々の走査線に接続する構成も
提案されているが、これは画素の開口率を大幅に低下さ
せるという問題点を有する。
間、あるいは、共通電極との間に形成している。したが
って、この内とれか１つ、あるいは経路によっては２つ
のＴＰＴが不良になっても、短絡不良ＴＰＴは画素から
切り離し、またオープン不良ＴＰＴはそのまま放置すれ
ば、画素電極への充電経路が確保でき、従って先に述べ
たように線欠陥、および点欠陥の発生を防止し、対応す
る画素を正常に充電させることができる。しかもいずれ
のＴＰＴで駆動しても、その浮遊容量が異なって電圧の
突き抜は量が変化しても、補助容量との比でしか影響を
受けないため、正規の信号と何等変わることなく表示す
ることが可能となる。このような冗長経路を追加するや
り方として従来例の構成に単にＴＰＴを全く並列に追加
することも考えられるが、これでは点または線欠陥が発
生した時、どちらのＴＰＴが不良であるかを判別するこ
とが困難で修復することがむずかしい。また、１画素あ
たり２本の走査線と２つのＴＰＴを設けて２つのＴＰＴ
のゲー）！極をそれぞれ別々の走査線に接続する構成も
提案されているが、これは画素の開口率を大幅に低下さ
せるという問題点を有する。
実施例
以下に、本発明の一実施例の液晶表示デバイスについて
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は、本発明の一実施例のＴＰＴ−液晶表示デハイ
ス用アレイの等価回路である。ＴＰＴとしては、非晶質
シリコン、多結晶ンリコン六族半導体の薄膜で形成され
た、第４図に示す構成のＴＰＴが用いられる。また走査
線Ｘ１に印加する信号波形は従来例と同しく第３図に示
す波形を用いることができる。第１図に示すように、本
発明による基板は各走査線Ｘｉと信号線Ｙ」に対応する
画素１４ （Ｃｉ、ｊ）を、Ｘｌで制御される３つのＴ
ＦＴｌｌａ、ｌｌｂ ｌｌｃによって充電できるよう
に構成されている。かつ、画素１４ （Ｃｉ、ｊ）には
補助容１１．２として共通電極１５との間あるいは、走
査線Ｘ１との間に５ｉＮＸ、Ｔａｇｘなどで構成してい
る。画素Ｃｉ、ｊは、まず走査線Ｘ１−１が選択される
タイミングで ＴＦＴｌｌｄなどを通して信号線Ｙｊの
情報を受けてＶｉ−１，ｊに充電される。
ス用アレイの等価回路である。ＴＰＴとしては、非晶質
シリコン、多結晶ンリコン六族半導体の薄膜で形成され
た、第４図に示す構成のＴＰＴが用いられる。また走査
線Ｘ１に印加する信号波形は従来例と同しく第３図に示
す波形を用いることができる。第１図に示すように、本
発明による基板は各走査線Ｘｉと信号線Ｙ」に対応する
画素１４ （Ｃｉ、ｊ）を、Ｘｌで制御される３つのＴ
ＦＴｌｌａ、ｌｌｂ ｌｌｃによって充電できるよう
に構成されている。かつ、画素１４ （Ｃｉ、ｊ）には
補助容１１．２として共通電極１５との間あるいは、走
査線Ｘ１との間に５ｉＮＸ、Ｔａｇｘなどで構成してい
る。画素Ｃｉ、ｊは、まず走査線Ｘ１−１が選択される
タイミングで ＴＦＴｌｌｄなどを通して信号線Ｙｊの
情報を受けてＶｉ−１，ｊに充電される。
Ｖｉ−１，ｊは本来画素Ｃ１−１，ｊに印加されるべき
電圧である。つぎのタイミングでＸｉが選択されるとＣ
ｉ、ｊはＴＦＴｌｌａ １ｌｂ１１ｃを通して信号線
Ｙｊがら新たな情報を受取り、新たにＶｉ、ｊに充電さ
れる。以後、っぎのフレームで再びＸ ｉ−１が選択さ
れるまで画素Ｃｉ、ｊは実質的に電圧Ｖｉ、ｊにより駆
動される。つまりＴＰＴｌｌｂ、ｌｌｃなどを追加する
ことによっても正常な動作はさまたげられない。
電圧である。つぎのタイミングでＸｉが選択されるとＣ
ｉ、ｊはＴＦＴｌｌａ １ｌｂ１１ｃを通して信号線
Ｙｊがら新たな情報を受取り、新たにＶｉ、ｊに充電さ
れる。以後、っぎのフレームで再びＸ ｉ−１が選択さ
れるまで画素Ｃｉ、ｊは実質的に電圧Ｖｉ、ｊにより駆
動される。つまりＴＰＴｌｌｂ、ｌｌｃなどを追加する
ことによっても正常な動作はさまたげられない。
つぎにＴＰＴｌｌａに短絡不良が生じた時、１１ａを画
素Ｃｉ、ｊからきりはなす、またオープン不良が生した
ときは、そのまま放置しておけばよい。このとき走査線
Ｘｉが選択されるタイミングでは、１１ｂ、１１ｃを通
して信号線Ｙｊの情報は画素Ｃｉ、ｊに伝達され、正規
の電圧ＶｉＪが画素Ｃｉ、ｊに充電される。このとき画
素Ｃｉ、ｊは、ＴＦＴｌｌａとＩｌｂ、Ｉｌｃとの間の
浮遊容量１０ａ、Ｊｏｂ、１０ｃが全く同等でない限り
突き抜け、電圧骨だけ電圧差として入力される。しかし
本発明では、補助容量１２が画素Ｃｉ、ｊ１４に付加形
成されているため、浮遊容量１０との比を小さくできる
ため、画像品位を下げることなく正常に動作できる。
素Ｃｉ、ｊからきりはなす、またオープン不良が生した
ときは、そのまま放置しておけばよい。このとき走査線
Ｘｉが選択されるタイミングでは、１１ｂ、１１ｃを通
して信号線Ｙｊの情報は画素Ｃｉ、ｊに伝達され、正規
の電圧ＶｉＪが画素Ｃｉ、ｊに充電される。このとき画
素Ｃｉ、ｊは、ＴＦＴｌｌａとＩｌｂ、Ｉｌｃとの間の
浮遊容量１０ａ、Ｊｏｂ、１０ｃが全く同等でない限り
突き抜け、電圧骨だけ電圧差として入力される。しかし
本発明では、補助容量１２が画素Ｃｉ、ｊ１４に付加形
成されているため、浮遊容量１０との比を小さくできる
ため、画像品位を下げることなく正常に動作できる。
基板上のＴＰＴが不良になる確率をＰとすると従来例で
は画素欠陥の発生確率もＰに近い。しかし、本発明の場
合は、特定の画素に関係する３つのＴＰＴのうち２つ以
上が同時に不良にならない限り画素欠陥とならないから
、画素欠陥の発生確率はＰＩＦのオーダーになる。Ｐは
ｉｐｐｍのオーダーであるから、したがってＰＩＦは極
めて小さい値となり、本発明によるアレイ基板の歩留り
の向上が著しいことは容易に理解できる。
は画素欠陥の発生確率もＰに近い。しかし、本発明の場
合は、特定の画素に関係する３つのＴＰＴのうち２つ以
上が同時に不良にならない限り画素欠陥とならないから
、画素欠陥の発生確率はＰＩＦのオーダーになる。Ｐは
ｉｐｐｍのオーダーであるから、したがってＰＩＦは極
めて小さい値となり、本発明によるアレイ基板の歩留り
の向上が著しいことは容易に理解できる。
発明の効果
以上の実施例の説明からも明らかなように本発明によれ
ば、簡単な構成によりＴＦＴアレイの歩留りを大幅に改
善することができ、その実用効果は大きい、しかも、補
助容量を走査線との間に形成することによりＴＰＴアレ
イを形成するのに必要なマスク枚数を増やすことなしに
、ＴＦＴアレイを作製することができるため、コストア
ップせずに欠陥を減らし表示品位を向上させることが可
能である。
ば、簡単な構成によりＴＦＴアレイの歩留りを大幅に改
善することができ、その実用効果は大きい、しかも、補
助容量を走査線との間に形成することによりＴＰＴアレ
イを形成するのに必要なマスク枚数を増やすことなしに
、ＴＦＴアレイを作製することができるため、コストア
ップせずに欠陥を減らし表示品位を向上させることが可
能である。
第１図は本発明の一実施例のＴＰＴ−液晶表示デハイス
用の等価回路図、第２図は従来例の等価回路図、第３図
は同走査線の選択パルス波形図、第４図は同ＴＰＴの断
面図、第５図は別の従来例の等価回路図である。 １０．１０ａ、１０ｂ、 １０ｃｍ・−浮遊容量、１
１．１１ａ、１ ｌ ｂ、１１ｃｍ−−−−−ＴＦＴ、
１２・・・・・・補助容量、１３・・・・・・液晶、１
４・・・・・・画素、１５・・・・・・共通電極、Ｘｉ
・・・・・・走査線、Ｙｊ・・・・・・信号線。 図 凱賜−跣−５１４２！怠更 ＋３− ｉ＆ ＋４−、 Ａ ％ Ｙ、−−−イ６予１意」１゜
用の等価回路図、第２図は従来例の等価回路図、第３図
は同走査線の選択パルス波形図、第４図は同ＴＰＴの断
面図、第５図は別の従来例の等価回路図である。 １０．１０ａ、１０ｂ、 １０ｃｍ・−浮遊容量、１
１．１１ａ、１ ｌ ｂ、１１ｃｍ−−−−−ＴＦＴ、
１２・・・・・・補助容量、１３・・・・・・液晶、１
４・・・・・・画素、１５・・・・・・共通電極、Ｘｉ
・・・・・・走査線、Ｙｊ・・・・・・信号線。 図 凱賜−跣−５１４２！怠更 ＋３− ｉ＆ ＋４−、 Ａ ％ Ｙ、−−−イ６予１意」１゜
Claims (4)
- （１）各表示画素毎にスイッチとして形成されている薄
膜トランジスタアレイを有する液晶表示デバイスにあっ
て、信号を供給する複数のソース電極Ｙ、複数の走査線
Ｘ、および各走査線Ｘと各信号線Ｙとの交差点に対応し
て各１個の画素電極Ａと走査線Ｘで制御される第１、第
２および第３のスイッチ素子を備え、前記第１のスイッ
チ素子は信号線Ｙと画素電極Ａとを結合し、前記第２の
スイッチ素子は信号線Ｙと隣接画素電極Ｂとを結合し、
前記第３のスイッチ素子は前記隣接画素電極Ｂと前記画
素電極Ａとを結合し、かつ、各表示画素毎に補助容量を
ゲート走査線Ｘと画素電極Ａとの間に形成した構成の液
晶表示デバイス。 - （２）各表示画素毎にスイッチとして形成されている薄
膜トランジスタアレイを有する液晶表示デバイスにあっ
て、信号を供給する複数のソース電極Ｙ、複数の走査線
Ｘ、および各走査線Ｘと各信号線Ｙとの交差点に対応し
て各１個の画素電極Ａと走査線Ｘで制御される第１、第
２および第３のスイッチ素子を備え、前記第１のスイッ
チ素子は信号線Ｙと画素電極Ａとを結合し、前記第２の
スイッチ素子は信号線Ｙと隣接画素電極Ｂとを結合し、
前記第３のスイッチ素子は前記隣接画素電極Ｂと前記画
素電極Ａとを結合し、かつ、各表示画素毎に補助容量を
前記画素電極Ａと共通電極との間に形成した構成の液晶
表示デバイス。 - （３）第１、第２および第３のスイッチ素子が、非晶質
シリコン、多結晶シリコンまたは二−六族半導体のいず
れかからなる薄膜トランジスタである請求項１または請
求項２のいずれかに記載の液晶表示デバイス。 - （４）補助容量が、窒化シリコン膜または酸化タンタル
膜あるいはその積層薄膜からなる請求項１または請求項
２のいずれかに記載の液晶表示デバイス。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177713A JPH0467019A (ja) | 1990-07-05 | 1990-07-05 | 液晶表示デバイス |
| US07/722,550 US5303072A (en) | 1990-07-05 | 1991-06-26 | Liquid crystal display device |
| EP91305791A EP0465111B1 (en) | 1990-07-05 | 1991-06-26 | Liquid crystal display device |
| DE1991619485 DE69119485T2 (de) | 1990-07-05 | 1991-06-26 | Flüssigkristall-Anzeigevorrichtung |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177713A JPH0467019A (ja) | 1990-07-05 | 1990-07-05 | 液晶表示デバイス |
| US07/722,550 US5303072A (en) | 1990-07-05 | 1991-06-26 | Liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0467019A true JPH0467019A (ja) | 1992-03-03 |
Family
ID=26498165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2177713A Pending JPH0467019A (ja) | 1990-07-05 | 1990-07-05 | 液晶表示デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0467019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477026A (en) * | 1987-09-18 | 1989-03-23 | Seiko Epson Corp | Active matrix panel |
| JPH01128042A (ja) * | 1987-11-12 | 1989-05-19 | Matsushita Electric Ind Co Ltd | アクティブマトリクスアレイ |
-
1990
- 1990-07-05 JP JP2177713A patent/JPH0467019A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477026A (en) * | 1987-09-18 | 1989-03-23 | Seiko Epson Corp | Active matrix panel |
| JPH01128042A (ja) * | 1987-11-12 | 1989-05-19 | Matsushita Electric Ind Co Ltd | アクティブマトリクスアレイ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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