JPH03129319A - マトリクス表示装置 - Google Patents

マトリクス表示装置

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｘ、Ｙマトリクス電極と、前記電極間に配置
された能動素子とからなるマトリクス表示装置において
、能動素子の欠陥による表示装置の動作欠陥を救済する
マトリクス表示装置に関する。
〔従来の技術〕
第３４図に従来のアクティブマトリクスデイスプレィの
表示画素部の構成を示す。
表示画素部は、薄膜トランジスタ（以下、ＴＰＴと省略
する。）２００と液晶層２０１．抵抗層２０２で構成さ
れている。　ＴＦＴ２００のゲート電極２０５は、走査
１１０と接続され、ソース電極２０４は、抵抗層２０２
と接続されている。
抵抗層２０２は、ＴＰＴのゲート電極２０５とソース電
極２０４が短絡した時に、走査線１０と信号線１１の短
絡を防止できる。
これにより、走査電圧Ｖｏと信号電圧ＶＤの干渉を防止
できて１表示欠陥の発生を防ぐことが可能となる。（特
開昭６１−２５０６９６号公報参照） 〔発明が解決しようとする課題〕 上記した従来の技術は、以下に述べる点が考慮されてお
らず問題があった。
まず、ゲート電極とソース電極の短絡を防止するための
抵抗層により、信号電圧Ｖｏを液晶層に書き込むための
時間が増加する。
特に、液晶パネルの表示面積を大きく、さらに高精細に
なると、液晶層の静電容量が増加するとともに１ライン
当りの走査時間が短かくなる。
この結果、液晶層に電圧が十分書き込めなくなりコント
ラストの低下を招く。
さらに、抵抗層の抵抗のバラツキによって、液晶層に書
き込まれる電圧にバラツキが発生して、パネルの明るさ
の面内バラツキが起る。
また、第３４図に示した回路において、ゲート電極２０
５とソース電極２０４が短絡した時の等価回路は、第３
５図の様になる。
すなわち、走査電圧Ｖｏは、　ＴＦＴ２００を介して。
液晶層２０Ｌに印加される。この結果、液晶層２０１に
は、走査電圧ｖＧと液晶Ｎ２０１の他方の端子に印加さ
れる電圧Ｖ　ｃｏＨ（対向基板電位）の差電圧が印加さ
れる。このため、液晶層２０１には、直流電圧が常時印
加されるため、液晶が部分的に劣化し、光学特性が変動
しさらに、抵抗が低下する。
劣化した液晶は、液晶パネル内を移動し分散するため、
広範囲にわたり表示品質（コントラスト。
明るさ）の低下を招く。
また、第３６図に示した走査電圧Ｖａ及びＶｃｏｓ電圧
は、固定されるものでなく、ＴＰＴの特性等によって可
変される。このため、液晶の明るさは一定にならない。
本発明の目的は、上記した問題点を解決するものであり
、ゲート電極とソース電極（実施例では、ドレイン電極
）が低抵抗で接続された場合でも、線欠陥及び点欠陥を
防止するとともに、液晶の交流駆動が実現できて高信頼
性、高画質のデイスプレィを達成することにある。
〔課題を解決するための手段〕
上記目的を達成するための本発明の特徴は、走査ライン
とＴＰＴのゲート電極間にパネル条件。
駆動条件及び画質条件で定まる電流制限素子を設けるこ
とである１本発明の他の特徴は欠陥画素を一方の状態に
強制的に安定させ、かつ交流駆動させるようにしたもの
である。
〔作用〕 電流制限素子は、ゲート電極と走査ライン間に流れる電
流を制限して、走査電圧と信号電圧の電圧変動を低減す
ることで線欠陥を防止できる。
また、走査タイミングに非走査時間を設けるとともに、
信号電圧を画像信号と係わりなく一定に設定することで
画質の表示状態を一定の状態に保つことができる。さら
に、画素を複数に分割することで、点欠陥も防止するこ
とができる。
さらに、欠陥ＴＰＴには、フレーム毎に対称な正負極性
の電圧が印加されこれが液晶に印加されるため、液晶が
交流駆動される。これにより、液晶が劣化することがな
く、高信頼性のデイスプレィにできる。
〔実施例〕
以下、本発明の実施例を詳細に説明する。
本発明によるマトリクス駆動装置の１実施例を第１図に
示す、駆動装置は、駆動パネル１．走査回路２．信号回
路３．制御回路４及びシステム回路１５で構成されてい
る。
駆動パネル１は、走査線１１ａ〜ＩＩＱ、信号線１０　
ａ　〜１０　ｃ、能動素子８ａ〜８ｉ、前記能動素子に
接続された電流制限素子６ａ〜６１と負荷素子８８〜８
１で構成されている。
駆動パネル１の能動素子８ａ〜８１は、非晶質シリコン
（ａ−Ｓｉ）、多Ｍ晶シリコン（ｐ　−５ｉ）及び単結
晶シリコン等により得られるトランジスタで構成される
。場合によっては、２つの端子を有する非線形素子でも
代用できるが、特に限定されるものでない。
本実施例では、能動素子８８〜８１は、ゲート電極Ｇと
ドレイン電ｔｉｊｉＤ及びソース電極Ｓの３電極を有す
るＴＰＴ　（薄膜トランジスタ）で説明する。
また、負荷素子７ａ〜７１は、情報を記憶するメモリデ
バイス、駆動パネル１に入射される光量を電気信号量に
変換するデバイス、発光デバイス及び、光スィッチとし
て動作するデバイス等であり特に限定するものでない。
本実施例では、光スィッチの機能を有する液晶を例にと
り説明する。
以後の説明では、第１図に示した能動素子８ａ〜８ｉを
Ｔ　Ｆ　Ｔ　８　ａ　〜８　ｉ、負荷素子７ａ〜７ｉを
液晶画素７ａ〜７１として説明する。
Ｔ　Ｆ　Ｔ　８　ａ〜８１は、走査回路２で発生される
走査電圧Ｖ　ａ　ｉ　”　Ｖ　ａ　ｓによりオン状態又
は、オフ状態になる。
一方、信号回路３は、液晶７８〜７１の明るさを制御す
るための信号電圧Ｖ　Ｄ　１〜ＶＤ２１を発生する。
制御回路４は、システム回路５から入力される画像信号
及びタイミング信号から走査回路２及び信号回路３を制
御するための信号を発生する。
第２図は、第１図に示した液晶画素７ａ、７ｂ及び、７
ｃを明状態にし、他の液晶画素を暗状態にする時の走査
電圧と信号電圧のタイミング波形を示す。第２図に示し
た電圧波形は、従来から好んで用いられているものであ
り、Ｎ単に説明する。
走査電圧Ｖ　ａ　ｈ〜Ｖ　ａ　ａの電圧が、ＶＧＨとな
るとＴＦＴ８ａ〜８ｉがＯＮ状態になり、逆にＶＯＬに
なるとＯＦＦ状態になる。
一方、信号電圧Ｖ　Ｄ　１〜ｖＤｓは、走査電圧のタイ
ミングに合せて、液晶画素を明状態にする場合にＶＯＮ
Ｐ（７レーム１）又は、ＶＯＮＮ（７レーム２）となる
、逆に、液晶画素を暗状態にする場合にＶ　ＯＦＦとな
る。
走査電圧ＶＧＩ〜Ｖｃδ及び信号電圧ＶＤ１〜Ｖｏａを
前記した状態に設定することにより、液晶画素を選択的
に明状態又は暗状態にでき駆動パネル１に画像を表示す
ることができる。
第１図に示した抵抗５ａ〜５１は、走査電極１１ａ＝１
１ｃの抵抗、抵抗９ａ〜９ｉは、信号電極１０ａ〜１０
ｃの抵抗であり、各液晶画素毎に分割して示しである。
前記して抵抗は、電圧波形の歪み等の波形劣化の点から
も零が望ましいが、現状のプロセス技術では、シート抵
抗が０，１Ω／口〜１０Ω／口である。
また、抵抗２８〜２ｃは、走査回路２の出力（オン）抵
抗、抵抗３ａ〜３ｃは、信号回路３の出力（オン）抵抗
である。これらの抵抗は、出力電圧の波形歪みを防止し
良好な画質を得るために零が望ましいが、実用上は０．
５に〜５にΩである。この値は、走査回路、信号回路の
集積度等の回路構成及び、コストの経済的な要素になる
とこが大きい。
第１図に示した実施例において、ＴＦＴ８ａ〜８１の構
造欠陥から発生する表示欠陥を防止するための手段は、
以下に述べる第１と第２の手段からなる。
すなわち、ＴＰＴの構造欠陥に対して、電流制限素子６
ａ〜６１を付加することによってＴＰＴの構造欠陥の救
済を行う第１の手段と、前記第１の手段で救済された液
晶画素の表示欠陥を救済するための第２の手段である。
表示欠陥を救済するための第２の手段は２Ｍ御回路４で
行う。
本発明の特徴は、前記した、第１の手段と第２の手段の
併用によってＴＰＴの構造欠陥に起因する表示欠陥を防
止することにあるが、第１の手段のみでも表示欠陥を低
減することができる。
以下に５表示欠陥を防止するための第１の手段と第２の
手段について詳細に説明する。
まず、第１の手段から説明する。
第３図にＴＰＴの構造欠陥を救済するための第１の手段
の実施例を示す。
第３（ａ）図は、１画素の等価回路を示したものである
９回路は、走査ライン２０．信号ライン２１、ゲート電
極２３ａとドレイン電極２３ｂとソース電極２３ｃの３
電極を有するＴＦＴ２３゜液晶画素２４及び、走査ライ
ン２０とゲート電極２３ａ間に流れる電流を制限する電
流制限素子２２で構成されている。
第３（ｂ）図は、第３（ａ）図の等価回路を具体化する
ための平面パターン図であり、同じ番号は同一部品であ
る。
第３（ｂ）図において１画素電極１８はソース電極（ｓ
）１９に電気的に接続されている。そして、画素電極１
８が表示部となる。
また、ドレイン電極（Ｄ）２３ｂは、信号ライン２１と
、さらにゲート電極（Ｇ）は、電流制限素子２２を介し
て走査ライン２０と各々電気的に接続されている。
半導体層１９は、ゲート電極２３ａに加わる走・査電圧
Ｖｏによって、実質的に抵抗が変化する。
この時の半導体Ｊ１１９は、　ａ−３ｉ、　ｐ−８ｉ等
で良く特に限定するものでない。
また１本実施例では、ソース電極（ｓ）及びドレイン電
極と半導体層との接続抵抗を低減するために好んで用い
られる不純物層、例えばｎ十層も含めて半導体層と呼ぶ
ことにする。
電流制限素子２２は、直流電流又は交流電流を制限すれ
ば良く、材料については特に限定するものでない。
また、電流制限素子２２は１図に示す如く、少なくとも
ドレイン電極２３　（ｂ）の一方の端から走査ライン２
ｏの間Ｌ１に形成する。
前記した一方の端とは、走査電圧Ｖａが供給される側を
意味する。
従って、電流制限素子２２は、半導体層１９の一方の端
と走査ライン２０の間Ｌ２に形成しても良い。
第３（ｂ）図のＡ−Ａ部の断面図を第３（ｃ）図に示す
。
第４図は、他の実施例を示したものである。第４（ｂ）
図に示したように電流制限素子２２は、ドレイン電極２
３ｂの一方の端と走査ラインとの間Ｌ１もしくは、半導
体層１９の一方の端と走査ラインの間Ｌ２に形成する。
本実施例は、走査ラインとゲート電極の間に形成する電
流制限素子は、ゲート電極の一方の端と走査ラインの間
もしくは、ゲート電極と半導体層のうち、その一方の端
がより走査ラインに近い方の一方の端と走査ラインの間
に形成し、ＴＰＴと電流制限素子が同一断面構造になく
、重ならない構造としたところに第１の特徴がある。
この結果、例えば第３（ｃ）図でゲート絶縁膜２６、半
導体層１９が部分に絶縁破壊もしくは、両者の替りに低
抵抗の異物があり、ゲート電極２３ａとドレイン電極２
３ｂが比較的低抵抗で電気的に接続されても、走査電圧
と信号電圧との干渉を防止できる。この効果により、縦
方向及び横方向に画像信号と異なる表示がされる線欠陥
を防止することができる。
以上述べたＴＰＴの構造欠陥を救済するための第１の手
段を実現するための重要なパラメータである電流制限素
子２２の条件を以下に述べる。
第５（ａ）図は、電流制限素子の条件を求めるための液
晶マトリクスパネル３０の等価回路を示したものである
。
３１は、信号回路、３４はこの回路の出力（オン）抵抗
、３２は走査回路３２．３３はこの回路の出力（オン）
抵抗である。
また、３５は１つの走査ラインの抵抗、３６は１つの信
号ラインの抵抗、２２は電流制限抵抗、３８はＴＰＴで
ある。
同図において、ＴＰＴのゲート電極とドレイン電極が低
抵抗で接続された時に、走査電圧Ｖａが最つども変動す
る場所は右上端（Ａ部）であり。
−力信号電圧ＶＤが最つども変動する場所は、左下端（
Ｂ部）である。
そこで、走査電圧の変動電圧ΔＶａと信号電圧の変動電
圧ΔＶｏを求めるために、第５（ａ）図の等価回路を書
き直すと、第５（ｂ）図の様になる。
同図において、変動電圧ΔＶａ及びΔＶｏを求めると次
式のようになる。
・・・（１） ・・・（２） （１）式、（２）式において、各記号は、第５（ｂ）図
に示しである。
（１）式、（２）式からΔｖＧ及びΔＶｏを定めるとＲ
Ｏの条件を求めることができる。
例えば、　ＲＯＭ（Ｇ）＝　１　ｋΩ、　ＲＯＭ（Ｄ）
＝　２　ｋΩ。
ＲＬ（Ｇ）＝４．５にΩ、　Ｒｔ、（Ｄ）＝　１　、５
　ｋΩ、　Ｖ。
＝２５．Ｖｏ　＝ＯＶとし、ΔＶａ≦ｌｖとするには、
Ｒｏ≧１００にΩ、またΔＶｏ≦７０ｍＶにするには、
Ｒｏ≧１ＭΩであれば良い。
特に後者のΔｖＤの変動条件は、現状のＴＮ（Ｔｗｉｓ
ｔｅｄ　Ｎａｍａｔｉｃ）液晶を用い８階調表示を行う
時の条件から求まる値である。
以上の結果から、電流制限抵抗Ｒａの下限値は。
（１）式もしくは（２）式から求まる値の大きい方とす
ることができる。
一方、電流制限抵抗ＲａとＴＰＴの１段当りのゲート容
量ＣＯにより、ゲート電極に加わる走査電圧の立上りと
立下り時間が大きくなり液晶に十分に電圧が印加されな
くなり、コントラストが低下する。
この時の立上り時間（２立下り時間）ｔｒは、次式とな
る。
ｔｒ＝ｃｏＸＲａ　　　　　　　　　　　　・−ｃ３）
従って、ｔｒの値を定めるとＲＧの上限値が求められる
。
例えば、ｔｒ　＝５ｐｓ、Ｇｏ　＝０．５ｐＦ　にする
とＲａ≦ＩＯＭΩにする必要がある。
前記したｔｒは、走査ライン数Ｎ＝４８０．フレーム周
波数ＪＦ＝６０Ｈｚにおける１ライン当りの走査時間ｔ
し　（＝３５μＳ）の約１５％であり、実用上特に問題
にならない値である。
また、Ｇｏは、この時のＴＰＴのサイズ及び。
浮遊容量から求まる値である。
以上述べた具体的な値は、パーソナルコンピュータやワ
ードプロセッサ等のカラーデイスプレィに用いる時の条
件であるが、特に限定するものでない。
本実施例で第１の手段の第２の特徴とするところは、電
流制限抵抗の値を、（１）式及び（２）式で求めた値を
下限とし、（３）式で求めた値を上限としたことである
。
また１本実施例第１の手段の第３の特徴を以下に説明す
る。
第６（ａ）図において、ゲート電極２３ａとドレイン電
極２３ｂがＴＰＴの構造欠陥により低抵抗で接続される
と、第６（ｂ）図の様な等価回路になる。
この結果、液晶画素に印加される電圧ＶＬＣは、第６（
ｃ）図のように、信号電圧ＶｏよりもＴＦＴ２３（７）
Ｌきい値電圧ＶＴＨ（ＴＰＴ）だけ低い電圧となる。
例えば、ａ−ＳｉのＴＰＴの場合、Ｖ丁Ｈ（ＴＰＴ）＝
１〜２ｖであるため、信号電圧Ｖｏの振幅を５〜６　Ｖ
　（ｏ−ｐ）にすると液晶を完全にオン状態にできる。
すなわち、液晶を一方の状態に強制的にしかも安定した
状態にすることができる。さらに、液晶を交流駆動する
ことができるので液晶の寿命の点で好都合である。
この第１の手段の第３の特徴を利用したのが、第２の手
段である。
以下、第２の手段について説明する。第７図に液晶デイ
スプレィ装置の実施例を示す。画素数は。
ＭＸＮ個であり、走査電圧Ｖａｔ〜ＶＯＭと信号電圧Ｖ
ＤＩ〜ＶＤＨによりＴＦＴ２３を駆動して液晶画素２４
の明るさを制御する。
第８図に走査電圧と信号電圧のタイミングを示す。１フ
レームの時間ＴＦを、液晶画素に電圧を書き込むため時
間、すなわち走査時間Ｔ１と非走査時間Ｔｏで構成する
。
なお、１ライン当りの走査時間Ｔしは、Ｔし＝（ＴＦ−
Ｔｏ）／Ｎである。
非走査時間Ｔｏでは、信号電圧のＶＤＩ〜Ｖｏｓの振幅
値を画像信号に係わりなく一定の値（ＶＯＮ）とする、
この場合、全ての信号電圧をＶＯＮＬ／ても良いが、Ｔ
ＰＴの構造欠陥が発生している信号ラインのみをＶＯＮ
にしても良く、特に限定するものでない。
また、非走査時間Ｔｏに信号ラインに印加する電圧は、
一定の値でなくとも良く、走査時間Ｔ１に各々の信号ラ
インに印加される電圧をあらかじめ検出し、液晶画素を
ＯＮ状態にするための電圧を追加して印加する。
前述した方式は、液晶をＯＮ状態にするために液晶画素
電圧の実効値を非走査時間で補正するものである。
この補正電圧は、表示信号の状態を認識する手段により
達成される。
なお、補正電圧は、振幅のみを変えても良く、また非走
査時間Ｔｏを変化させて良い０両者の組合せでも良く特
に限定するものでない。
前述した第２の手段では、液晶の表示状態を一方の状態
にすることができる。
本実施例によれば例えば、液晶の表示モードをノーマリ
ホワイト状態すなわち、電圧を印加した状態で暗状態、
電圧が無印加の状態で明状態となるモードにすると、Ｔ
ＰＴに欠陥がある液晶画素は、暗状態となる。
逆に、液晶の表示モードをノーマリブラック状態すなわ
ち、電圧を印加した状態で明状態、電圧が無印加の状態
で暗状態となるモードにすると２液晶画素は、明状態に
なる。
実用的には、液晶画素が常時、明状態になるよりも暗状
態になる方が好都合である。しかし１画素欠陥（点欠陥
）は、解消されない。この画素欠陥を解消するための手
段を第９図に示す。
第９ｒｓは、１画素当りの画素構成を示したものである
。走査ライン４２には、電流制限素子４３゜４４を接続
し、前記電流制限素子にＴＰＴ４５゜４６のゲート電極
を接続する。さらに、信号ライン４１に前記ＴＦＴのド
レイン電極を各々接続する。
ここで、液晶の表示モードをノーマリホワイトモードに
し、さらに信号電圧を第８図に示した状態にすることに
よって、画素電極４７に対応した液晶画素は、暗状態と
なる。
しかし１画素電極４８に対応した液晶画素は、正常に動
作しているために、全体の画素４９は、正常な画素とし
て見える。
なお、全体の画素４９は、第９図に図示した如く、２分
割の他に３以上の複数分割でも良い。
また、全体の画素４９の明るさを他の部分の画素と合せ
るために、信号電圧の電圧レベルを補正するとさらに好
都合である。具体的には、信号電圧の振幅を他の画素よ
りも低くする。
第１０図と第１１図は、画素構成の他の実施例である。
さらに、第１２図は、全体の画素を４分割にした実施例
である。このため、画素電極は。
５３〜５６、ＴＰＴは、５７〜６０、電流制限素子は、
４９′〜５２に各々に別れている。
ここで、前述した第２の手段を実現するための条件につ
いて説明する。
第１３図は、液晶の表示モードをノーマリホワイトモー
ドにした時の、液晶印加電圧の実効電圧Ｖｔ、ｃと明る
さ（相対値）の関係を示したものであるａＶＬ、Ｃ≧Ｖ
ＬＣ（１０）で暗状態となり、ＴＮ液晶では、ＶＬＣ（
１０）　：３　Ｖ　’ｔ’ある。
一方、第１４図は、第８図に示した非走査時間Ｔｏの信
“帯電圧の振幅ｖｏＮ＝８ｖ、ＴＦＴのしきい値電圧Ｖ
ＴＨ（ＴＰＴ）＝２Ｖとした時の液晶印加電圧の実効電
圧ＶｃｃのＴ　ｏ　／　Ｔ　を依存性を示したものであ
る。
図は、走査時間Ｔ１における信号電圧の振幅をＯｖとし
た時のデータである。
従って、液晶を暗状態にするには、Ｔｏ／Ｔｉ≧０．１
５であれば良いことが判る。
当然のことながら、信号電圧の振幅ＶＯＮを８ｖ以上に
することによって、Ｔｏ／ＴＩを小さくすることができ
る。
Ｔｏ／Ｔｚ＝０．１５　　は、ｆｒ　＝６０Ｈｚにする
とＴｏ＝２．５ｍＳである。走査ライン数Ｎ＝４８０と
すると、１ライン当りの走査時間Ｔｉ、は、Ｔ。
＝　２　、５　ｍ　Ｓ　　とすることによって、ｔしは
、３５μｓから３０μｓに低減する。この５μｓの低減
は、実用上特に問題にならない。
以上の結果、ＴＰＴの構造欠陥による表示の欠陥を防止
するためには、第１の手段と第２の手段を併用すれば良
い。
また、第１の手段のみでも表示の欠陥を大幅に低減する
ことができる。
第１５図から第１８図は本発明における一実施例のマト
リクス駆動装置がある光スィッチの平面図である。半導
体１０１．ドレイン１０２．ソース１０３．ゲート１０
６より成るＭＯＳ型薄膜半導体装置であり、ゲート１０
６とゲート配［１１０との間に電流制限素子１０４を接
続配線１０９を用いて接線し、ドレイン１０２はドレイ
ン配線１０８と接線し、またソース１０３は透明導電層
で形成される画素駆動電極１１１と接続した。
次に、各構造を各断面図を用いて詳しく説明する。第１
９図から第２２　（ｂ）図及び（ａ）は第１６図におけ
るＡ−Ａ’線断面図及びＢ−Ｂ’線断面図である。第１
９図は半導体１０１上にドレイン１０１．ソース１０２
を形成し、ゲート絶縁膜１０５を被着後ゲート１０６を
形成したコプレーナ−型構造であり、電流制限素子１０
４はソース・ドレインを形成するドープド半導体を抵抗
素子として用い、ドレイン１０２．ソース１０３゜ゲー
ト１０６及び電流制限素子１０４領域上の保護膜１０７
中にコンタクト穴を開は配線する構造とした。ここでは
、電流制限素子としてドープド半導体を用いた抵抗素子
を用いたが、電流制限素子として薄膜半導体装置を設け
た負荷ＭＯＳ等の電流制限素子でもかまわない。
第２０図は前記第１９図のコプレーナ−型構造の各層の
積層順序を逆にした逆コプレーナー型構造の断面図であ
る。
第２１図はゲート１０６とドレイン１０２．ソース１０
３が半導体１０１．ゲート絶縁膜１０５をはさみ、半導
体１０１がゲート１０６より基板面に近い方にある形式
のスタガード型構造の断面図である。
第２２図は前記第２１図のスタガード型構造の各層の積
層順序を逆にした逆スタガード型構造の断面図である。
第２３図から第２６　（ｂ）図及び（ａ）は第１７図の
Ａ−Ａ’線断面図及びＢ−Ｂ’線断面図である。薄膜ト
ランジスタの構造は前記第１９図から第２２図と同様で
あるが、ドレイン配線１０８゜ゲート配線１１０及び画
素駆動電極１１１を保護膜１０７の下に形成し、電流制
限素子１０４とゲート１０６は保護膜１０７にコンタク
ト穴を開は接線配線１０９で接続した断面構造図であり
、第２３図はコプレーナ−型構造、第２４図は逆コプレ
ーナー型構造、第２５図はスタガード型構造、第２６図
は逆スタガード型構造のＭＯ８薄膜半導体装置によるマ
トリクス駆動装置である。
第２７　（ｂ）図及び（ａ）は第１８図の八−Ａ′線断
面図及びＢ−Ｂ’線断面図であり、前記第２３図と同様
にドレイン配線１０８及びゲート配Ｉ！１１０を保護膜
１０７の下に設け１画素駆動電極１１１を保護膜１０７
の表面に形成したコプレーナ−型構造のＭＯＳ薄膜半導
体装置によるマトリクス駆動装置である。ここではコプ
レーナ−型構造のみを示したが、第２４図から第２６図
と同様に第１８図の断面構造とし、逆コプレーナー型構
造、スタガード型構造及び逆スタガード型構造等も前記
と同様に作製することができる。
次に、コプレーナ−型構造のＭＯ８薄膜半導体装置によ
るマトリクス駆動装置の本発明の一実施例の作製方法を
説明する。
第２８　（ｇ）図から（Ｑ）及び（ａ）〜（ｆ）は、そ
れぞれ第１５図のＡ−Ａ’線断面図及びＢ−８’線断面
図における作製工程図である。
ガラス、石英、プラスチック等の絶縁性基板上に減圧Ｃ
ＶＤ＠、プラズ？ＣＶＤ法、光ＣＶＤ法。
スパッタ法等により半導体膜を前記基板上に被着し、ホ
ト・エツチング技術により、半導体の島１０１及び１０
４を形成する（第２８図（ａ）。
（ｇ））、ここで基板としては導電性の基板に絶縁膜に
より表面を絶縁した基板でもかまわない。
次に、前記半導体島１０１及び１０４上に常圧ＣＶＤ法
、減圧ＣｖＤ法、プラズ７ＣＶＤ法、光ＣＶＤ法、スパ
ッタ法等により、ゲート絶縁膜１０５を被着する。さら
に、前記ゲート絶縁膜１０５表面上にゲート１０６ｃな
る半導体膜あるいは金属膜等を被着し、ゲートとなる部
分のみにホトレジストパターン１１２を形成する（第２
８図（ｂ）、（ｈ））、次に、ホトレジスト１１２をマ
スクとしてゲートとなる半導体膜あるいは金属ＷＸ１０
６をエツチングし、さらにゲート絶縁膜１０５をエツチ
ングし、イオン注入法、プラズマドープ法等によりゲー
トをマスクとして、不純物をドーピングし、ソース及び
ドレイン領域を半導体１０１中に形成する（第２８図（
ｃ）、（ｉ））。
次に、ＳｉＯ２、ＰＳＧ　（リンガラス）等による保護
膜１０７を前記ゲート１０６上より被着し、イオン注入
した不純物を活性化するために、炉内での熱アニーリン
グ法、レーザー等による光アニーリング法等によりアニ
ーリングする（第２８図（ｄ）、（ｊ））、次に、半導
体１０１のドレイン領域上、ゲート領域及び電流制限素
子１０４上の保護膜１０７にコンタクト穴を開け、ＡＱ
等の低抵抗金属等を被着し、ホトエツチング技術により
、ドレイン配８！１０８．接線配線１０９及びゲート配
線１１０を形成する（第２８図（８）、（ｋ））。
最後に、半導体１０１のソース領域上の保護膜１０７に
コンタクト穴を開け、　　Ｉ　Ｔｏ　（ＩｎｄｉｕｍＴ
ｉｎ　０ｘｉｄｅ）、　Ｓ　ｒ　Ｏｘ　、　Ｉ　ｎ　Ｏ
ｘ等の透明膜電膜を被着し、ホトエツチング技術により
パターンニングし９画素駆動電極１１１を形成する（第
２８図（ｆ）、　（Ｑ）　）　。
以上の工程により、電流制限素子の付加したマトリクス
駆動装置が作製される。
第２９図は冗長性を持たせるために、画素を２分割し、
電流制限素子と薄膜トランジスタを４つ用いた光スィッ
チのマトリクス駆動装置の一画素の平面図であり、第３
０図は第２９図の等価回路である。電流制限素子として
ゲート１０６自身の抵抗を用い、抵抗値は半導体１０１
をゲート１０６上を移動することにより、変化させるこ
とができる。前記第２９図の構造においては、一つのゲ
ートとドレインとの短絡、ゲート配ｓ！１１０に断線が
発生しても画素駆動電極１１１に印加される電圧は、い
つも所定の電圧となる。
第３１図は信号配線とコモン配線を対向基板上に設け、
走査配線と信号配線との交差を同一基板上で行なわず、
走査配線と信号配線との短絡欠陥を無くしたバタフライ
構造薄膜トランジスタの平面図である。第３２図及び第
３３図はそれぞれ、第３１図のＡ−Ａ’線断面図及びＢ
−Ｂ’線断面図である。走査配線１１０は薄膜トランジ
スタ側基板にあり、信号配線１１５及びコモン配線１１
６は対向基板上にある０本実施例では、ソース・ドレイ
ン領域と同じ不純物をドーピングした半導体１０４を抵
抗体として電流制限素子とし、電流制限素子１０４及び
ゲート１０６上の保護膜１０７にコンタクト穴を開はゲ
ート配線材料にて接続配線１０９を形成し接続したマト
リクス駆動装置である。
電流制限素子として、不純物を添加したＳｉ半導体を抵
抗体として用いた場合、抵抗体の幅Ｗ。
長さＬとし、Ｗ／Ｌ＝１とした場合、膜厚１１００ｎと
した時リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（ｓｂ）
を不純物として添加したｎ型シリコンでは、不純物濃度
４　Ｘ　１０−”ａｍ″″３で１ＭΩの抵抗値が得られ
る。
また、ボロン（Ｂ）を不純物として添加したｐ型シリゴ
ンでは不純物濃度ｌＸｌ０−１δａｎ−’で１ＭΩの抵
抗値が得られる。
また、前記抵抗体でＷ／Ｌ＝０．１〜１．０とすれば１
〜ＩＯＭΩの抵抗値が得られる。
上記以外に不純物濃度を上げれば、抵抗値は下がり、濃
度を下げれば抵抗値は上がり、また、膜厚を変化される
ことにより、膜厚に比例して抵抗値も変化する０例えば
、前記１１００ｎで１ＭΩの膜を膜厚１０ｎｍにすれば
ＬＯＭΩの抵抗値が得られる。
第３７図に駆動パネルの実施例を示す。１画素は電流制
限素子６２，６５．ＴＦＴ６３，６４及び液晶画素６６
で構成されている。
信号線４１に接続されたＴＦＴ６３，６４の何れかがオ
ープン状態すなわち、ＴＰＴが常時、非導通状態になっ
ても液晶画素６６には正常な画像が表示される。
また、ＴＰＴ６３．６４が常時、非導通状態（欠陥状態
）になる確率は低い。したがって、液晶画素６６に信号
電圧が印加されなくなる確率は、実用上はぼ零であると
言える。
第３８図は、駆動パネルの他の実施例を示す。
１画素は、電流制限素子６８，６９．ＴＦＴ７０゜７１
及び、液晶画素７２で構成されている。
信号線４１に接続されたＴＰＴ７０．７１の何れかがオ
ープン状態、すなわちＴＰＴが常時、非導通状態になっ
ても、液晶画素６６には正常な画像が表示される。
また、ＴＰＴ７０．７１が常時、非導通状態（欠陥状態
）になる確率は低い、したがって、液晶画素２２に信号
電圧が印加されなくなる確率は、実用上はぼ零と言える
。
第３９図は、駆動パネルの他の実施例である。
信号線７３ａと７３ｂ、７４ａと７４ｂ及び７５ａと７
５ｂは、各々同じ信号電圧が入力される。
一方、走査線７６ａと７６ｂ、７７ａと７７ｂは、各々
同じ走査電圧が入力される。
また、１画素は電流制限素子７８，７９、ＴＦＴ８０，
８１及び液晶画素８２で構成されている。
同図において、走査線、信号線の何れか一方が切断され
ても液晶画素８２には、信号電圧が正常に印加される。
また１両方の線が同時に切断される確率は、低いため実
用上は、液晶画素８２に信号電圧が印加されない確率は
、はぼ雰であると言える。
また、第４０図及び第４１図は、駆動パネルの他の実施
例である。
第４０図は、走査線の８４ａと８４ｂに同じ走査電圧を
加え、信号線の８３ａと８３ｂに同じ信号電圧を加える
とともに、１画素を電流制限素子８２、ＴＦＴ８６及び
非液晶画素８７で構成したものである。
また、第４１図は、走査線と信号線の交差部を１本の線
で交差させ、クロス部の面積を少なくし、線間のショー
トの発生確率を低くしたものである。
第３７図〜第４０図は、ＴＰＴが常時非導通になる確率
を低くするための手段であり、これらの手段と、第９図
〜第１２図の手段とを組合せても良い。
これにより、駆動パネルにおけるＴＰＴの欠陥を走査線
と信号線間の短絡もしくは、低抵抗で接続される欠陥の
みにすることが可能となる。
なお、走査線及び信号線の構造を複数の導体を積層する
ことによって、線の切断の発生確率を低くすることも可
能である。
〔発明の効果〕
本発明によれば、ゲート電極とソース電極間が低抵抗で
接続された場合でも、線欠陥及び点欠陥の表示欠陥を防
止することができる。
さらに、ＴＰＴに欠陥が発生しても、液晶を交流駆動で
きるため、液晶を劣化させることがなく、高信頼性のデ
イスプレィを達成できる。
また、液晶を駆動するインピーダンスを一定にできるた
め、表示のバラツキのない高画質のデイスプレィを実現
できる。
これによって、低コストで、高品質の大面積。
高精細のデイスプレィが実現できる。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す図、第２図は第１図
の各部の電圧波形図、第３図、第４図は画素部の実施例
を示す図、第５図は液晶マトリクスパネルの等価回路図
、第６図はＴＰＴに欠陥が発生した時の等価回路図、第
７図乃至第８図は本発明による駆動波形図、第９図乃至
第１２図は画素構成の実施例を示す図、第１３図及び第
１４図は液晶特性図、第１５＠乃至第３３図は画素部の
具体的な実施例を示す図、第３４図乃至第３６図は従来
技術を説明する図、第３７図乃至第４１図は本発明の他
の実施例を示す図である。 ２・・・走査回路、３・・・信号回路、４・・・制御回
路、６ａ〜６１・・・電流制限素子、７８〜７１・・・
液晶画素、８　ａ　〜８　ｉ　−Ｔ　Ｆ　Ｔ、１０　ａ
　〜１０　ｃ　−信号ライン、ｌｌａ〜ｌｌｃ・・・走
査ライン、１０１・・・半ｊ１体１ｏ２・・ドレイン、
１０３・・・ソース、１０４・・・電流制限体、１０５
・・・ゲート絶縁膜、１０６・・・ゲート、１０７・・
・保護膜、１０８・・・ドレイン配線、１０９・・・接
続配線、１１０・・・ゲート配線、１１１・・・ソース
電極（画素駆動用電極）。 １１２・・・ホトレジスト、１１３，１１４・・・画素
駆動用電極、１１５，１１６・・・対向電極、１１７・
・・第 図 ＼　へ 第 ４ 図 （ａｔ 第 図 ｆａ） ｂｌ ｃｌ 〜ＬＣ ＣＯＭ 〜’ＣＯＭ １２８ 第 図 （ａ） 第 図 に １ 第 ８ 図 第 １ 図 第 ２ 図 第 図 １ 第 ０ 図 第 ３ 図 ＶＬＣ％ａｌ　　　ＶＬＣ（＋ｏｌ 実効電圧ＶＬＣ（Ｖｒ＋ｓＳ　） 第 ４ 図 第 １５ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ３ 図 （ａ） （ｂ） （ａｌ （１）） （ａｌ （ｂ） （ａ） ｂｌ 第 ２７ 図 （ａ） ｆｂ） 第 ９ 図 第 ０ 図 （ｃｌ （１） 第 １ 図 第 ２ 図 第 ３４ 図 第 ５ 図 第 ７ 図 第 ８ 図 一〇 第 ６ 図 第 ９ 図 第 ４０ 図 第 １ 図

Claims (1)

  1. 【特許請求の範囲】 １、複数の走査線と複数の信号線がマトリクス状に配列
    され、前記走査線と信号線の交点に制御電極と第１の駆
    動電極と第２の駆動電極を有する電圧スイッチ素子と表
    示素子が形成されるとともに、前記走査線に印加される
    走査電圧のタイミング毎に、前記信号線に画像電圧を印
    加して、画像を表示するマトリクス表示装置において、 前記信号線と前記電圧スイッチ素子の前記第１の駆動電
    極とを接続し、前記表示素子と前記電圧スイッチ素子の
    前記第２の駆動電極とを接続するとともに、前記走査線
    と前記電圧スイッチ素子の制御電極間に、電流制限素子
    を挿入したことを特徴とするマトリクス表示装置。 ２、複数の走査線と複数の信号線がマトリクス状に配列
    され、前記走査線と信号線の交点に制御電極と第１の駆
    動電極と第２の駆動電極を有する電圧スイッチ素子と表
    示素子が形成されるとともに、前記走査線に印加される
    走査電圧のタイミング毎に、前記信号線に画像電圧を印
    加して、画像を表示するマトリクス表示装置において、 前記制御電極に走査電圧を印加し、前記第１の駆動電極
    に信号電圧を印加して、前記第２の駆動電極に接続され
    た前記表示素子を駆動するとともに、前記第１の駆動電
    極と前制御電極が低抵抗で接続された場合は、前記表示
    素子は前記信号線に印加される信号電圧のみにより実質
    的に駆動されることを特徴とするマトリクス表示装置。 ３、複数の走査線と複数の信号線がマトリクス状に配列
    され、前記走査線と信号線の交点に制御電極と第１の駆
    動電極と第２の駆動電極を有する電圧スイッチ素子と表
    示素子が形成されるとともに、前記走査線に印加される
    走査電圧のタイミング毎に、前記信号線に画像電圧を印
    加して、画像を表示するマトリクス表示装置において、 前記信号線と前記電圧スイッチ素子の前記第１の駆動電
    極とを接続し、前記表示素子と前記電圧スイッチ素子の
    前記第２の駆動電極とを接続するとともに、前記走査線
    と前記電圧スイッチ素子の制御電極間には、電流を制限
    する手段と、 前記走査線の何れも走査されない非走査期間を設け、前
    記非走査期間には、前記信号線に任意の電圧を交流的に
    印加する手段とを具備したことを特徴とするマトリクス
    表示装置。４、複数の走査線と複数の信号線がマトリク
    ス状に配列され、前記走査線と信号線の交点に制御電極
    と第１の駆動電極と第２の駆動電極を有する電圧スイッ
    チ素子と表示素子が形成されるとともに、前記走査線に
    印加される走査電圧のタイミング毎に、前記信号線に画
    像電圧を印加して、画像を表示するマトリクス表示装置
    において、 前記制御電極に走査電圧を印加し、前記第１の駆動電極
    に信号電圧を印加して、前記第２の駆動電極に接続され
    た前記表示素子を駆動するとともに、前記第１の駆動電
    極と前記制御電極が低抵抗で接続された場合は、前記表
    示素子は前記信号線に印加される信号電圧のみにより実
    質的に駆動されるようにした手段と、 前記走査線の何れも走査されない非走査期間を設け、前
    記非走査期間には、前記信号線に任意の電圧を交流的に
    印加する手段とを具備したことを特徴とするマトリクス
    表示装置。５、特許請求の範囲第３項又は第４項記載の
    マトリクス表示装置において、前記非走査期間に信号線
    に印加する信号電圧は、前記表示素子を実質的にオン状
    態もしくはオフ状態にする振幅とすることを特徴とする
    マトリクス表示装置。 ６、特許請求の範囲第３項又は第４項記載のマトリクス
    表示装置において、前記非走査期間に信号線に印加する
    信号電圧は、前記液晶表示素子が走査期間に表示される
    明るさに実質的にほぼ等しくなるようにしたことを特徴
    とするマトリクス表示装置。 ７、特許請求の範囲第１項又は、第２項記載の前記電流
    制限素子と前記電圧スイッチ素子とは、同一断面構造に
    形成しないことを特徴とするマトリクス表示装置。 ８、特許請求の範囲第１項記載の前記電流制限素子は、
    リン、ボロン、ヒ素等の不純物をドープした半導体層と
    したことを特徴とするマトリクス表示装置。 ９、特許請求の範囲第１項乃至第４項いずれか記載のマ
    トリクス表示装置において、前記電圧スイッチ素子は、
    非晶質薄膜トランジスタ、多結晶薄膜トランジスタで形
    成したことを特徴とするマトリクス表示装置。 １０、特許請求の範囲第１項記載のマトリクス表示装置
    において、前記電流制限素子は前記電圧スイッチ素子と
    同一構成であることを特徴とするマトリクス表示装置。 １１、特許請求の範囲第１項において前記電流制限素子
    は、１ＭΩ以上かつ１０ＭΩ以下の抵抗素子であること
    を特徴とするマトリクス表示装置。 １２、走査線と信号線とがマトリクス状をなす回路を有
    するマトリクス表示装置において、回路的に線欠陥が生
    じた際に、点欠陥として表示する手段を有するマトリク
    ス表示装置。 １３、短絡欠陥が断線欠陥より生じやすい構造を有する
    マトリクス表示装置において、短絡欠陥を救済する手段
    を有することを特徴とするマトリクス表示装置。
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