JPS63303321A

JPS63303321A - 薄膜トランジスタアレイ

Info

Publication number: JPS63303321A
Application number: JP62139473A
Authority: JP
Inventors: Kazuya Okabe; 岡部　和弥; Hitoshi Seki; 斎関; Hironobu Kitagawa; 北川　博信
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 1987-06-03
Filing date: 1987-06-03
Publication date: 1988-12-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業−１−の利用分野−１この発明は、薄膜トランジスタをスイッチング素子とす
るアクティブマ）・リックス液晶表示素子に用いられる
薄膜）・ランノスタアレイに関する。

「従来の技術」薄膜トランジスタをスイッチンク素子とするアクティブ
マトリックス液晶表示素子は、２枚のカラス基板のうち
一方の基板上に共通電極が形成されていると共に、他方
の基板−１−に画素電極と薄膜トランジスタとの１組で
構成される画素構成要素が多数マトリックス状に配置さ
れてなる薄膜トランジスタマトリックスが形成され、さ
らにこれら２枚の基板間に液晶層が形成されて構成され
ている。そして、この薄膜トランジスタアレイには、前
記マトリックスの行単位を構成する各トランジスタのゲ
ートに共通接続されろゲート電極配線と、マトリックス
の列単位を構成する各トランジスタのソースに共通接続
されるソース電極配線とが設けられており、これら各電
極配線はげいに交叉されて形成されている。

第４図は前記従来の薄膜トランジスタアレイを示す図で
ある。図中、符号１はカラス基板であり、この基板１−
１−には、ゲート市極配線２と、このケート電極配線２
と交叉詣るソース電極配線３とが形成されている。また
、符号４は薄膜トランジスタであり、この薄膜トランジ
スタ４は、ガラス基板ｌ」二に形成されたゲート５と、
このゲート５」二に絶縁膜（図示略）を介して形成され
た半導体膜６と、この半導体膜６」−に形成されたソー
ス７及びドレイン８とがら構成されている。また、この
薄膜トランジスタ４のゲート５長手方向に沿うソース７
の幅及びトレイン８の幅はＷに形成され、従って、この
薄膜ｌ・ランジスタ４のチャネル幅はＷとされている。

薄膜）・ランンスタ４のゲート５及びソース７はそれぞ
れゲート電極配線２及びソース電極配線３に接続され、
ドレイン８はカラス基板１上に形成された画素電極９に
接続されている。そして、前記ケート電極配線２とソー
ス電極配線３との交叉部１０においては、これら電極配
線２．３間に絶縁膜ＩＩが形成されることで、両者の短
絡が防止されている。

「発明が解決しようとずろ問題点」しかしながら、前記従来の薄膜トランジスタアレイにお
いては、薄膜トランノスタ４のケート５及びソース６、
トレイン８の間の短絡による不良品の発生率が比較的高
く、生産時の歩留まりか悪い、という問題点を抱えてい
た。

近年、ｎＩｊ記問題点を解決する手段として、第５図に
示すように、薄膜）・ランノスタ４のゲート５とゲート
電極配線２との間に適当な抵抗値Ｔ’＜を有する抵抗素
子１２を設（Ｊた薄膜）・ランノスタアレイの構造が提
案されている。ずなわら、ゲー１−５に直列に接続され
た抵抗素子Ｉ２により、ゲート５及びソース６の間に短
絡が生した際に、ソース電極配線３へ印加される信号電
圧が低下するのを抑制し、かつ、ケート５及びｌ・レイ
ン８の間に短絡が生じた際に、このゲーｔ−５に直列に
接続された抵抗素子Ｉ２によりゲート電極配線２の走査
電圧が液晶印加電圧に影響を及ぼさないようにするので
ある。この場合、市ｊ記抵抗素子）２の最低Ｉｔ抗値Ｒ
ｍｉｎは、前述の如くケート５及びソース６の短絡によ
ってソース電極配線３に印加される信号電圧が低下しな
いように、ソース電極配線３抵抗Ｒｂｕｓに対して次式
の条件を満足するように設３一定されろ。

Ｒｍｉｎ＞　Ｉ　ＯＸ　Ｒｂｕｓ　　　−（＋　）また
、抵抗素子１２の最大抵抗値Ｒｍａｘは、ゲート電極配
線２に電圧が印加されている時間ＴＩに対して薄膜トラ
ンジスタ４が十分駆動されうるように、次式の如く設定
される。

ＲｍａｘＸＣｇ　　Ｔｌ　　　　　−（２）ここて、Ｃ
ｇは薄膜トランノスタ４のゲート容重である。従って、
以１−の関係から、前記薄膜Ｉ・ランジスタ４のゲート
５及びソース６の間の短絡を軽減して、歩留まりを向上
させる目的で抵抗素子１２の抵抗値Ｒを大きくすると、
薄膜トランジスタ４の応答速度が遅くなる、いわゆるト
レード・オフの関係が避１１られない、という問題点が
あった。すなわち、而記（１）、（２）式から、抵抗素
子１２の抵抗値Ｒに関して次の関係式が導かれる。

また、このトレード・オフの関係は、抵抗素子１２を薄
膜トランジスタ４に直列接続してソース５及びトレイン
８の間の短絡を軽減（２ようとする際にも成立し、これ
か故に歩留まり向−１−が望みにくい状況にあった。

この発明は、前記事情に鑑みてなされたものであり、応
答特性の向−１−と歩留まりの向」−とを両立しうる薄
膜トランジスタアレイの提供を（−１的としている。

「問題点を解決ケるための手段−１前記問題点を解決するために、この発明（」、基板上に
複数のゲート電極配線とソース電極配線とが互いに交叉
するように形成されると共に、前記ゲート電極配線及び
ソース電極配線に接続されて動作する薄膜トランジスタ
とこの薄膜トランジスタに接続される画素電極とが前記
基板上に形成された薄膜トランジスタアレイにおいて、
前記薄膜トランジスタを前記画素電極に複数個並列に設
（Ｊると共に、これら薄膜ｌ・ランソスタのそれぞれに
抵抗素子を直列接続させたことを特徴とする特許である
。

第１図ないし第３図は、この発明の一例である薄膜トラ
ンジスタアレイを示す図である。第１図ないし第３図に
おいて、符号２１はガラス基板であり、このガラス基板
２Ｉ−１−には、ゲート電極配線２２（タンタル製）と
、このゲート電極配線２２と絶縁膜３４を介して交叉す
るソース電極配線２３（アルミニウム製）とがそれぞれ
形成されている。

また、カラス基板２１上には複数個（図示例ではＮ個）
の薄膜トランジスタ２４．２４、・が形成され、この薄
膜トランジスタ２４は、前記従来の薄膜ｌ・ランノスタ
４と同様に、ガラス基板２１−にに形成されたタンタル
からなるゲート２５と、このゲート２５」一部を覆うよ
うに形成された窒化珪素（ＳｉＮｘ）からなる絶縁膜２
６と、この絶縁膜２６」−に形成された水素化アモルフ
ァスシリコンからなる平、導体膜２７と、この半導体膜
２７」−にそれぞれソース領域２８、トレイン領域２９
を介して形成されたソース（ソース電極配線）２３、ト
レイン３０とがら構成されている。そして、これら薄膜
トランジスタ２４．２４、・の半導体膜２７．２７、・
は、前記従来の薄膜トランジスタ４の半導体膜６がソー
ス電極配線２３の長手方向に複数個（Ｎ個）分割されて
形成され、従って、これら半導体膜２７．２７、　のチ
ャネル幅Ｗ′＝Ｗ／Ｈの合計が前記従来の薄膜トランジ
スタ４の半導体膜６のチャネル幅Ｗに略等しいように形
成されている。

前記ゲート２５には、その途中において前記ガラス基板
２　＋　−）１　ｉこ形成された酸化タンタル製の抵抗
膜３１が介在され、この後、共通のゲート電極３２に並
列接続されて前記ゲート電極配線２２に接続される。ま
た、前記ドレイン３０は、ガラス基板２１−Ｉ−に形成
されたインジウムティンオギザイド（ＩＴＯ）からなる
透明な画素電極３３に接続されている。

ここで、前記ゲート２５に介在された抵抗膜３１の抵抗
値について説明する。本発明者の検詞結果によれば、ケ
ー１−２５及びソース（ソース電極配線）２３、ドレイ
ン３０の間に短絡が発生ずるのは、前記絶縁膜２６にピ
ンポール等の絶縁破壊要因となる欠陥が発生ずるためで
ある。また、このピンホールの大きさは主に５μｍ以下
であり、その発生確率も０．１−１個／ｍｍ′程度であ
る。

従って、例えば前記従来の薄膜トランジスタ４を１０μ
ｍ口程度α１０分割して小薄膜トランジスタ２４．２４
、　を構成しても、これら小薄膜トランジスタ２４．２
／Ｉ、・・のうらで短絡が発生ずる小薄膜トランジスタ
２４．２４、・の個数は確率的に０〜１個である。よっ
て、１個の薄膜トランジスタ２４のケート２５及びソー
ス２３が短絡した際に、この薄膜）・ランジスタ２４に
直列接続された抵抗膜３１によってソース電極配線２３
に印加される信号電圧が低下しなければ良いので、抵抗
膜３１の最小抵抗値Ｒｍｉｎ′　は、前記（］）式に示
したＲｍｉｎと等しいように設定されれば良い。

Ｒｍｉｎ　′＝　Ｒｍｉｎ　＞　１０　Ｘ　Ｒｂｕｓ　
−（＋　）′また、これら薄膜ｌ・ランンスタ２４．２
４、・は、その半導体膜２７．２７、　かｉｊ記従来の
半導体膜６をＮ分割してなるものであるから、それぞれ
のゲート容＠Ｇｇ　′　　も前記従来の薄膜ｌ・ランン
スタのゲート容ｆｆｔＣｇに対してＣｇ／Ｎとなる。

よって、抵抗膜３１の最大抵抗値ＲｍａＸ′　は、次式
の条件を満足するように設定されれば良い。

よって、抵抗膜３１の抵抗値１（の範囲は、＋ｉｉｊ記
（＋）′、（２）′式から次式の如く求められる。

すなわち、前述の（３）式に比して、抵抗値Ｒの取りう
る範囲がその最大値においてＮ倍となるので、歩留まり
を向」−させる目的で抵抗膜３Ｉの抵抗値Ｒを大きくし
ても、薄膜トランジスタ２４の応答速度が遅くならず、
逆に言えば、歩留まりを下げることなく薄膜トランジス
タ２４の応答速度を速めることが可能となる。

また、ゲート２５及びトレイン３０の間に短絡か生じた
際にも、このゲート２５に直列に接続された抵抗膜３１
が前述と同様の作用効果をもたらすので、歩留まりを向
１−させる目的で抵抗膜３１の抵抗値Ｒを大きくしても
、薄膜トランジスタ２４の応答速度が遅くならず、逆に
言えば、歩留まりを下げろことなく薄膜Ｉ・ランノスタ
２４の応答速度を速めろことが可能となる。なお、前記
（３）′式は、抵抗膜３１の抵抗値Ｈの理想的な範囲で
あって、ゲート２５・ソース２３間短絡またはゲート２
５・）・レイン３０間短絡による液晶表示欠陥を許容す
る程度によっては、抵抗膜３１の抵抗値はかならずしも
前記（３）′式を満足する必要はない。よって、この発
明によれば、応答特性の向」−と歩留まりの向」−とを
両立しうる薄膜トランジスタアレイの実現が１ｌｉＪ能
となる。

なお、この発明の薄膜トランジスタアレイは、その形状
、・１−法等か前記図示例に限定されず、適宜変更され
て実施可能である。−例として、１個の画素電極３３に
設（」られる薄膜トランジスタ２４の個数は任會てあり
、応答特性、歩留まり等の諸条件を勘案して適宜決定さ
れれば良い。また、前記図示例においては、各々の薄膜
トランジスタ２４が直接ソース電極配線２３に接続され
ていたが、前記従来の如くソース電極配線２３から複数
本のソースを取り出し、これを薄膜トランジスタ２４に
接続しても良いことは勿論である。さらに言えば、薄膜
トランジスタ２４．２４、・の半導体膜２７．２７、　
のチャネル幅Ｗ′の合計は、前述の如く前記従来の半導
体膜６のチャネル幅Ｗに略等しい必要はなく、ピンポー
ル等に」−る欠陥の発生確率等の兼合いにより適宜決定
されれば良い。

そして、前記図示例では、ケート電極配線２２及びソー
ス電極配線２３を単層配線構造としているが、これを２
層配線構造としても良く、これによって、前記利点を維
持しつつ断線等による不良品の発生率をも低く抑えるこ
とができる。

１発明の効果」以−１−詳細に説明したように、この発明は、薄膜トラ
ンジスタアレイの各画素電極に複数の薄膜１・ランンス
タを・１１２列に設（Ｊると共に、これら薄膜トランジ
スタのそれぞれに抵抗素子を直列接続したことを特徴と
するものであるから、単一の薄膜トランジスタ及び抵抗
素子か画素電極に直列接続された従来の構造に比較して
、抵抗素子の最小抵抗値を同一とじ、かつ、最大抵抗値
を並列接続された薄膜ｌ・ランノスタの個数分〕：：Ｌ
ｌ犬きくすることができろ。従って、抵抗素子の抵抗値
の取りうろ範囲が従来に比して大幅に拡大ずろので、応
答特性の向）−及び歩留よりの向上を両立させることが
可能となる。

【図面の簡単な説明】

第１図ないし第３図はこの発明に係わる薄膜トランジス
タアレイを示ず図てあって、第１図はその回路図、第２
図は同平面図、第３図は第２図のＩＩＩ　−Ｉｌｌ　′
　線に沿う矢視断面図、第４図は従来の薄膜ｌ・ランノ
スタアレイを示す平面図、第５図は薄膜ｌ・ラノジスタ
のゲート及びソース、ｌ・レイン間の短絡を軽減−４−
ろ従来の手段を示す回路図である。２１　・　ガラス基板（基板）、２２　　ケート電極配
線、２３　・　ソース電極配線、２４　　薄膜トランジ
スタ、３１　　抵抗膜（抵抗素子）、３３　・・画素電
極。出願人　　アルプス電気株式会社第１図１ｈｑＮ式％式％（５）手続ネ甫１Ｅ書　（自発）昭和６２年２月７０日

Claims

【特許請求の範囲】

基板上に複数のゲート電極配線とソース電極配線とが互
いに交叉するように形成されると共に、前記ゲート電極
配線及びソース電極配線に接続されて動作する薄膜トラ
ンジスタとこの薄膜トランジスタに接続される画素電極
とが前記基板上に形成された薄膜トランジスタアレイに
おいて、前記薄膜トランジスタは前記各画素電極に複数
個並列に設けられていると共に、これら薄膜トランジス
タのそれぞれには抵抗素子が直列接続されていることを
特徴とする薄膜トランジスタアレイ。