JPH0462097B2 - - Google Patents
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Description
【発明の詳細な説明】
〔概要〕
バス制御方式であつて、複数の装置がバスを共
用し、バスの管理をバス制御装置によつて行うシ
ステムにおいて、バス制御装置に各装置のバス使
用可能期間を出力する手段を設け、それぞれの装
置に優先順位判定手段を設け、バスの使用の優先
度と使用許可期間を制御し、バス処理の速度向上
を可能とする。[Detailed Description of the Invention] [Summary] In a bus control system in which a plurality of devices share a bus and the bus is managed by a bus control device, the bus control device can use the bus of each device. Means for outputting the period is provided, and each device is provided with a priority determining means to control the priority of bus use and the permitted period of use, thereby making it possible to improve the speed of bus processing.
本発明はバス制御装置とバスを共用する複数の
装置とからなるシステムにおけるバス制御方式に
関するものである。
The present invention relates to a bus control method in a system including a bus control device and a plurality of devices that share the bus.
中央処理装置システムは、複数の装置の共用す
るバスを用いてデータの授受を行つている。この
バスの使用状態は、バス制御装置によつて管理さ
れ、各装置がバスを使用する場合には、バス要求
信号をバス制御装置に送出して、バス制御装置の
許可を得て、バスの使用を行つている。 A central processing unit system sends and receives data using a bus shared by a plurality of devices. The usage status of this bus is managed by the bus control device, and when each device uses the bus, it sends a bus request signal to the bus control device, obtains permission from the bus control device, and uses the bus. is in use.
従つて、バス要求信号を送出してから、バス使
用の開始されるまでの時間を短縮することが、シ
ステムの処理速度を向上することに必要であり、
高速のバス処理が行えるバス制御方式が要望され
ている。 Therefore, it is necessary to shorten the time from when a bus request signal is sent to when the bus starts to be used in order to improve the processing speed of the system.
There is a need for a bus control system that can perform high-speed bus processing.
従来の構成は第６図に示すようになつている。
即ち、各装置１−１〜１−ｎはバス４に接続さ
れ、このバス４を共用使用する。バス制御装置２
には、各装置１−１〜１−ｎのバス使用の優先順
位を決定する優先順位決定回路２−２か設けてあ
る。
The conventional configuration is as shown in FIG.
That is, each device 1-1 to 1-n is connected to the bus 4 and uses this bus 4 in common. Bus control device 2
is provided with a priority order determining circuit 2-2 for determining the priority order of bus use of each of the devices 1-1 to 1-n.
若し、例えば装置１−２がバスを使用しようと
すると、バス要求信号（REQ2）をバス制御装置
２に送出する。バス制御装置２は、このバス要求
信号（REQ2）を優先順位決定回路２−２にて受
信して、入力されたバス要求信号に許可を与える
か優先順位をしらべる。 If, for example, the device 1-2 attempts to use the bus, it sends a bus request signal (REQ2) to the bus control device 2. The bus control device 2 receives this bus request signal (REQ2) at the priority order determining circuit 2-2, and determines whether to grant permission to the input bus request signal or determines the priority order.
若し、許可を与えるのであれば、肯定信号
（ACK2信号）を装置１−２の送出する。勿論、
不許可であれば、装置１−２は待たされることと
なる。 If permission is granted, the device 1-2 sends an affirmative signal (ACK2 signal). Of course,
If the permission is not granted, the device 1-2 will be forced to wait.
肯定信号（ACK2信号）を受信した装置１−２
はビジー（BSY）信号を送出してバスの使用を
開始する。このビジー（BSY）信号は、各装置
間でオープンコレクタ出力を入力として、１本の
線で接続させており、他装置のバス要求信号がバ
ス制御装置２に出力されるのを禁止する。此の禁
止は、装置１−２のバス使用が終了すると解除さ
れる。 Device 1-2 that received the affirmative signal (ACK2 signal)
starts using the bus by sending a busy (BSY) signal. This busy (BSY) signal is connected by a single line between each device with the open collector output as input, and prohibits bus request signals from other devices from being output to the bus control device 2. This prohibition is canceled when device 1-2 finishes using the bus.
従つて、バス使用のタイムチヤートは、第５図
に示すようになる。即ち、装置１−１と装置１−
２とが同時にバス要求信号（REQ1，REQ2）を
出力すると、優先順位決定回路２−２は優先順位
の判定を行い、優先度の高い装置１−２を決定し
て、Ａ点で肯定（ACK2）信号を装置１−２に送
出する。装置１−２はビジー（BSY）信号を出
力して他装置のバス要求信号を装置１−２のバス
使用終了まで禁止する。終了するとＢ点にてビジ
ー（BSY）信号をオフとして、禁止を解除して、
装置１−１の優先判定を開始し、Ｃ点にて装置１
−１がバス使用を開始する。 Therefore, the time chart for bus use is as shown in FIG. That is, device 1-1 and device 1-
2 outputs bus request signals (REQ1, REQ2) at the same time, the priority determination circuit 2-2 determines the priority order, determines the device 1-2 with the higher priority, and outputs an affirmative response (ACK2) at point A. ) signal to device 1-2. Device 1-2 outputs a busy (BSY) signal to inhibit bus request signals from other devices until device 1-2 finishes using the bus. When finished, turn off the busy (BSY) signal at point B, cancel the inhibition,
Start priority determination for device 1-1, and at point C, device 1
-1 starts using the bus.
この従来の方式では、バス要求信号が優先順位
決定回路にて判定されて許可されるとバスの使用
が行われ、使用の可否を判定する分、処理時間が
遅くなると云う問題があつた。
In this conventional system, the bus is used when the bus request signal is determined and permitted by the priority order determining circuit, and there is a problem in that the processing time is delayed by the amount of time required to determine whether or not the bus can be used.
本発明は、このような点にかんがみて創作され
たもので、簡易な構成でバス処理の速いバス制御
方式を提供することを目的としている。 The present invention was created in view of these points, and an object of the present invention is to provide a bus control system with a simple configuration and fast bus processing.
第１図は本発明のバス制御方式の原理ブロツク
図を示す。
FIG. 1 shows a principle block diagram of the bus control system of the present invention.
本発明によればこの問題点は、バスを共通使用
する複数の装置１−１〜１−ｎと前記バスの使用
状態を管理するバス制御装置２とからなるシステ
ムにおいて、
前記バス制御装置２には、前記各装置１−１〜
１−ｎから入力されるアクセスモードに基づきバ
ス使用可能期間情報を得て、バス使用可能期間信
号（REQE）を前記各装置１−１〜１−ｎに送出
すると共にバス使用権を獲得した装置以外の装置
からバス使用要求信号（REQn）が送出されてい
れば前記バスの使用可能期間の終了前に期間最終
状態表示信号（REQEバー）を前記各装置１−１
〜１−ｎに送出するアクセスモード制御回路２−
１を備え、
前記各装置１−１〜１−ｎには、前記期間最終
状態表示信号（REQEバー）が送出されている期
間に自装置のバス使用要求信号（REQn）と他装
置からのバス使用要求信号の否定信号との論理積
によりバス使用権を決定する優先順位判定手段３
−１〜３−ｎを備え、
前記バス制御装置２は前記各装置１−１〜１−
ｎの中のバス使用権を獲得した装置から送出され
る前記アクセスモードに基づいて前記バス使用可
能期間信号（REQE）を出力することにより所定
の期間にわたりバス使用権を獲得した前記装置に
前記バスを継続使用させると共に、前記バスの使
用可能期間の終了前に出力される前記期間最終状
態表示信号（REQEバー）により前記優先順位判
定手段３−１〜３−ｎにおいて次の期間のバス使
用権を決定させることを特徴とするバス制御装置
により解決させる。 According to the present invention, this problem can be solved in a system consisting of a plurality of devices 1-1 to 1-n that share a bus and a bus control device 2 that manages the usage status of the bus. are each of the above-mentioned devices 1-1 to 1-1.
A device that obtains bus available period information based on the access mode input from 1-n, sends a bus available period signal (REQE) to each of the devices 1-1 to 1-n, and acquires the right to use the bus. If a bus use request signal (REQn) is sent from a device other than 1-1, the period final status display signal (REQE bar) is sent to each device 1-1 before the end of the bus usable period.
~1-n access mode control circuit 2-
1, each of the devices 1-1 to 1-n receives a bus use request signal (REQn) of its own device and a bus request signal (REQn) from other devices during the period when the final status display signal (REQE bar) is sent. Priority determining means 3 for determining bus usage rights by logical product of the usage request signal and the negation signal
-1 to 3-n, and the bus control device 2 includes each of the devices 1-1 to 1-.
By outputting the bus availability period signal (REQE) based on the access mode sent from the device that has acquired the right to use the bus in n, the device that has acquired the right to use the bus for a predetermined period The priority determining means 3-1 to 3-n determine the right to use the bus for the next period based on the period final status display signal (REQE bar) outputted before the end of the available period of the bus. This problem is solved by a bus control device characterized in that it determines.
各装置は、自身の優先順位判定手段によつて、
優先順位を判定して、バス制御装置のバス使用可
能期間を出力する手段２−１に基づいて、バス使
用を開始し、手段２−１と装置自らの終了によつ
て、バスの開放を行う。
Each device uses its own priority determination means to
Bus use is started based on the means 2-1 for determining the priority and outputting the bus usable period of the bus control device, and the bus is released by the means 2-1 and the device itself terminating. .
従つて、バス要求信号を出力する時に、既に優
先順位は判定され、優先順位決定が速く行われ、
処理速度を向上する。 Therefore, when the bus request signal is output, the priority order is already determined, and the priority order determination is performed quickly.
Improve processing speed.
第２図は本発明の実施例であつて、バスサイク
ルの１周期を１スロツトと定め、装置が７台とし
て示す。各装置１−１〜１−７に優先判定手段３
−１〜３−７が設けてある。この優先判定手段３
−１〜３−７はそれぞれ図に示すように論理積回
路（AND回路）５−１〜５−７とフリツプフロ
ツプ回路（FF回路）６−１〜６−７とで構成さ
れている。
FIG. 2 shows an embodiment of the present invention in which one period of a bus cycle is defined as one slot, and seven devices are shown. Priority determination means 3 for each device 1-1 to 1-7
-1 to 3-7 are provided. This priority determination means 3
-1 to 3-7 are each composed of AND circuits (AND circuits) 5-1 to 5-7 and flip-flop circuits (FF circuits) 6-1 to 6-7, as shown in the figure.
優先判定手段３−１を例に説明を行う。AND
回路５−１は装置１−２〜１−７のバス要求信号
REQ2〜REQ7が何れも出力されてない状態で、
然もバス使用可能期間を出力する手段２−１の使
用許可信号（REQE信号）が許可状態、即ち論理
‘1'なる際に、「通」状態となる。なお使用許可
信号（REQE信号）に付いては後述する。 An explanation will be given using the priority determining means 3-1 as an example. AND
Circuit 5-1 is a bus request signal for devices 1-2 to 1-7.
With none of REQ2 to REQ7 being output,
However, when the use permission signal (REQE signal) of the means 2-1 for outputting the bus usable period is in the permission state, that is, the logic '1', the bus becomes in the "pass" state. Note that the use permission signal (REQE signal) will be described later.
従つて、装置１−１は優先度の最も低い装置で
あり、順次優先度は高くなり、装置１−７が最も
優先度が高い。「通」状態となつたAND回路５−
１の出力はFF回路６−１に入力されて、FF回路
６−１は論理‘1'を出力する。この出力を肯定信
号（ACK1）とする。 Therefore, device 1-1 is the device with the lowest priority, and the priority increases sequentially, with device 1-7 having the highest priority. AND circuit 5- in “pass” state
The output of 1 is input to the FF circuit 6-1, and the FF circuit 6-1 outputs a logic '1'. This output is taken as an affirmative signal (ACK1).
装置１−１は自装置のアクセス時間をカウント
して、アクセスが終了すると、アクセス終了の最
終スロツト信号でFF回路６−１をリセツトして
ACK1を論理‘0'とする。 The device 1-1 counts the access time of its own device, and when the access is completed, resets the FF circuit 6-1 with the final slot signal indicating the end of the access.
Set ACK1 to logic '0'.
バス使用可能期間を出力する手段（アクセスモ
ード制御回路）２−１は、第４図に示すように構
成されている。例えば、装置１−２がアクセスを
する場合のバス占有サイクル数（アクセス・モー
ド）をデコーダ２−１０にて解読する。若し、解
読した結果４スロツトであると、アンド回路２−
１３の一方入力端を論理‘1'とする。 The means (access mode control circuit) 2-1 for outputting the bus usable period is configured as shown in FIG. For example, the number of bus occupation cycles (access mode) when the device 1-2 accesses is decoded by the decoder 2-10. If the result of decoding is 4 slots, AND circuit 2-
One input terminal of 13 is set to logic '1'.
各装置より、この例の場合REQ2がオン状態で
あり、オア回路２−２１を介してアンド回路２−
２２に入力され使用許可信号（REQE信号）がオ
ンであると、アンド回路２−２２は、論理‘1'を
出力して、FF回路２−１７に入力される。この
FF回路２−１７はバスサイクルと同じクロツク
で作動し、３スロツト目でアンド回路２−１３の
他端を論理‘1'とする。 From each device, in this example, REQ2 is in the on state, and the AND circuit 2-21 is connected to the AND circuit 2-21.
When the use permission signal (REQE signal) input to the FF circuit 22 is on, the AND circuit 2-22 outputs a logic '1', which is input to the FF circuit 2-17. this
The FF circuit 2-17 operates with the same clock as the bus cycle, and sets the other end of the AND circuit 2-13 to logic '1' at the third slot.
即ち、第５図に示すように４スロツト占有サイ
クルの(g)波形の３スロツト目で、オア回路２−１
５を介してREQE信号、第５図の(h)信号を出力す
る。この３スロツト〜４スロツト間、即ち、最終
スロツトでREQEオンの判定を行う。 That is, as shown in FIG. 5, at the third slot of waveform (g) in a four-slot occupation cycle, the OR circuit 2-1
5, outputs the REQE signal, the (h) signal in FIG. It is determined whether REQE is on between the 3rd and 4th slots, that is, the final slot.
即ち、装置１−１のアクセス要求がこの最終ス
ロツトで許可可否が判定されて、上記した同じ工
程をへてバスの使用が行われる。 That is, it is determined whether or not the access request from the device 1-1 is permitted at this final slot, and the bus is used through the same process as described above.
以上の動作説明は、装置１−１に付いて行つた
が、他装置１−２〜１−７についても同様である
ことは勿論である。 Although the above description of the operation has been given for the device 1-1, it goes without saying that the same applies to the other devices 1-2 to 1-7.
本発明のタイムチヤートを第３図に示す。図に
示すように、装置１−１と装置１−２がバスを要
求をするとすると、装置１−１はバス要求信号
（REQ1）を自らの判定回路に、装置１−２はバ
ス要求信号（REQ2）を自らの判定回路とプライ
オリテイの低い装置１−１の判定回路に出力す
る。この時使用許可信号REQE信号がオンであつ
た場合、各装置間の判定回路の判定でREQ2の方
がREQ1より優先度高いと判定し、装置１−２は
直ちに、バス使用を開始する。 A time chart of the present invention is shown in FIG. As shown in the figure, when device 1-1 and device 1-2 request the bus, device 1-1 sends the bus request signal (REQ1) to its own determination circuit, and device 1-2 sends the bus request signal (REQ1) to its decision circuit. REQ2) is output to its own determination circuit and the determination circuit of the device 1-1 having a lower priority. If the use permission signal REQE is on at this time, the determination circuit between the devices determines that REQ2 has a higher priority than REQ1, and the device 1-2 immediately starts using the bus.
バス制御装置はバス使用期間REQE信号をオフ
として他装置のREQn信号をデイスエイブルし、
最終スロツトにてREQE信号をオンにして他装置
のバス要求信号を判定回路内でイネーブルする。 The bus control device turns off the REQE signal during the bus use period and disables the REQn signal of other devices.
At the final slot, the REQE signal is turned on to enable the bus request signal of other devices in the determination circuit.
従つて、優先順位を決定する時間が最終スロツ
トにて行われ短縮されることとなる。 Therefore, the time for determining the priority order is done at the last slot and is reduced.
以上述べてきたように、本発明によれば、極め
て簡易な構成で、バス制御処理が高速に行え、処
理装置の処理速度を向上することができ、実用的
に極めて有用である。
As described above, according to the present invention, bus control processing can be performed at high speed with an extremely simple configuration, and the processing speed of the processing device can be improved, which is extremely useful in practice.
第１図は本発明のバス制御方式の原理ブロツク
図、第２図は本発明の実施例のブロツク図、第３
図は本発明のタイムチヤート、第４図は本発明の
アクセスモード制御回路のブロツク図、第５図は
アクセスモード制御回路のタイムチヤート、第６
図は従来のバス制御方式を説明するためのブロツ
ク図、第７図は従来のタイムチヤートである。
図において、１−１〜１−ｎは装置、２はバス
制御装置、２−１はアクセス・モード制御回路、
３−１〜３−ｎは優先順位判定手段、４はバスを
示す。
FIG. 1 is a principle block diagram of the bus control system of the present invention, FIG. 2 is a block diagram of an embodiment of the present invention, and FIG.
4 is a block diagram of the access mode control circuit of the present invention. FIG. 5 is a time chart of the access mode control circuit of the present invention.
The figure is a block diagram for explaining a conventional bus control system, and FIG. 7 is a conventional time chart. In the figure, 1-1 to 1-n are devices, 2 is a bus control device, 2-1 is an access mode control circuit,
3-1 to 3-n are priority determining means, and 4 is a bus.
Claims (1)
ｎと前記バスの使用状態を管理するバス制御装置
２とからなるシステムにおいて、 前記バス制御装置２には、前記各装置１−１〜
１−ｎから入力されるアクセスモードに基づきバ
ス使用可能期間情報を得て、バス使用可能期間信
号（REQE）を前記各装置１−１〜１−ｎに送出
すると共にバス使用権を獲得した装置以外の装置
からバス使用要求信号（REQn）が送出されてい
れば前記バスの使用可能期間の終了前に期間最終
状態表示信号（REQEバー）を前記各装置１−１
〜１−ｎに送出するアクセスモード制御回路２−
１を備え、 前記各装置１−１〜１−ｎには、前記期間最終
状態表示信号（REQEバー）が送出されている期
間に自装置のバス使用要求信号（REQn）と他装
置からのバス使用要求信号の否定信号との論理積
によりバス使用権を決定する優先順位判定手段３
−１〜３−ｎを備え、 前記バス制御装置２は前記各装置１−１〜１−
ｎの中のバス使用権を獲得した装置から送出され
る前記アクセスモードに基づいて前記バス使用可
能期間信号（REQE）を出力することにより所定
の期間にわたりバス使用権を獲得した前記装置に
前記バスを継続使用させると共に、前記バスの使
用可能期間の終了前に出力される前記期間最終状
態表示信号（REQEバー）により前記優先順位判
定手段３−１〜３−ｎにおいて次の期間のバス使
用権を決定させることを特徴とするバス制御装
置。[Claims] 1. A plurality of devices 1-1 to 1- that share a bus.
n and a bus control device 2 that manages the usage status of the bus, wherein the bus control device 2 includes each of the devices 1-1 to 1-1.
A device that obtains bus available period information based on the access mode input from 1-n, sends a bus available period signal (REQE) to each of the devices 1-1 to 1-n, and acquires the right to use the bus. If a bus use request signal (REQn) is sent from a device other than 1-1, the period final status display signal (REQE bar) is sent to each device 1-1 before the end of the bus usable period.
~1-n access mode control circuit 2-
1, each of the devices 1-1 to 1-n receives a bus use request signal (REQn) of its own device and a bus request signal (REQn) from other devices during the period when the final status display signal (REQE bar) is sent. Priority determining means 3 for determining bus usage rights by logical product of the usage request signal and the negation signal
-1 to 3-n, and the bus control device 2 includes each of the devices 1-1 to 1-.
By outputting the bus availability period signal (REQE) based on the access mode sent from the device that has acquired the right to use the bus in n, the device that has acquired the right to use the bus for a predetermined period The priority determining means 3-1 to 3-n determine the right to use the bus for the next period based on the period final status display signal (REQE bar) outputted before the end of the available period of the bus. A bus control device characterized in that it determines.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12962585A JPS621054A (en) | 1985-06-13 | 1985-06-13 | Bus control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12962585A JPS621054A (en) | 1985-06-13 | 1985-06-13 | Bus control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621054A JPS621054A (en) | 1987-01-07 |
| JPH0462097B2 true JPH0462097B2 (en) | 1992-10-05 |
Family
ID=15014107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12962585A Granted JPS621054A (en) | 1985-06-13 | 1985-06-13 | Bus control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621054A (en) |
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1985
- 1985-06-13 JP JP12962585A patent/JPS621054A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS621054A (en) | 1987-01-07 |
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