JPH0462087B2 - - Google Patents
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Description
発明の背景
この発明は、デイジタルコンピユータのための
回転デイスクデータ記憶周辺装置に関するもので
ある。より特定的に言えば、この発明は、小型化
された、プラグイン回転固定デイスクフアイルサ
ブシステムモジユールに関するものである。 関連する特許および特許出願の参照 次のアメリカ合衆国特許および同時係属中の特
許出願は、この開示と直接関係がある。 回転デイスクデータ記憶装置のためのデータト
ランスデユーサ位置制御システムについてのアメ
リカ合衆国特許第4396959号（現在第32075号）。 回転デイスクデータ記憶装置のためのデータト
ランスデユーサアクチユエータ制御システムにつ
いてのアメリカ合衆国特許第4419701号。 回転剛体デイスクデータ記憶装置についてのア
メリカ合衆国特許第4516177号。 回転剛体デイスクデータ記憶装置のデータトラ
ンスデイーサアセンブリのための空力的に開放さ
れた安全ラツチについて、1982年11月８日に出願
されたアメリカ合衆国特許出願連続番号第06／
439897号（現在アメリカ合衆国特許第4538193
号）。 回転デイスクデータ記憶装置の改良について、
1982年11月26日に出願された、アメリカ合衆国特
許出願連続番号第06／444523号。 デイスクフアイルアクチユエータのための空力
ラツチについて、1985年４月25日に出願された、
アメリカ合衆国特許出願連続番号第06／728674
号。 光学エンコーダアセンブリについて、この出願
と同じ日に出願された、アメリカ合衆国特許出願
連続番号第741179号。 コンパクトヘツドおよびデイスクアセンブリに
ついて、この出願と同じ日に出願された、アメリ
カ合衆国特許出願連続番号第741178号。 マイクロプロセツサ制御剛体デイスクフアイル
サブシステムについて、この出願と同じ日に出願
された、アメリカ合衆国特許出願連続番号第
741588号。 改良された光学エンコーダについて、この出願
と同じ日に出願された、アメリカ合衆国特許出願
連続番号第741174号。 デイスク駆動機構（またデイスクとして公知で
ある）は、大および小デイジタルコンピユータシ
ステムの両方でユーザデータを記憶しかつ検索す
る標準装置となつている。そのような駆動機構
は、たとえばデータを記憶する磁気媒体でコーテ
イングされた、取り外し可能な剛体、半剛体およ
びフレキシブルデイスクを用いている。光学デー
タ記憶技術もまた公知である。 この発明によつて使用されるタイプのデイスク
駆動機構はまた、データトランスデユーサが、
「ウインチエスター」技術として公知であること
に従つて、エアクツシヨンまたは空気軸受上の記
憶表面の非常に近くで中空を浮動する密閉され
た、埃のない環境で、取り外し不可能な回転記憶
デイスクを用いている。これらのデイスク駆動機
構は、データ記憶デイスクの主要表面上に形成さ
れる同心データトラツクでデータを記憶しかつ検
索する。そのような取り外し不可能なまたは「固
定」デイスクに基づく駆動機構は、各記憶表面上
のかなりの量のユーザデータ、たとえば記憶表面
につき5000000バイトのユーザデータを記憶する
ことができる。 電磁デイスクアクチユエータ機構で、回転デイ
スクに対して放射状にデータトランスデユーサを
動かすことによつて、デイスク駆動機構は、非常
に短い時間内にどのようなデータ位置にも接近す
ることもできる。したがつて、そのような駆動機
構は、実質的なデータ記憶容量およびランダム高
速アクセスの特徴を、記憶されたデータを含む選
択された同心トラツクに結合する。 伝統的に、デイスク駆動機構は、巨大であり、
かつ次のような多数の別個のサブ部分を必要とし
ている：密閉ヘツドおよびデイスクアセンブリ；
通常ヘツドおよびデイスクアセンブリで実装され
る、ヘツドおよびデイスクアセンブリのための制
御エレクトロニクス、データ記憶表面のフオーマ
ツト化を制御し、かつその後駆動機構によつて行
なわれる各データ記憶（書込み）および検索（読
出し）操作を制御する制御装置；およびそのオペ
レーテイングシステムが、コンピユータのユーザ
に使用可能なデータ記憶資源として効果的に駆動
機構を用いるように、制御装置および駆動制御エ
レクトロニクスの両方を上位コンピユータにイン
ターフエイスするインターフエイス。 時々「パーソナルコンピユータ」と呼ばれ、か
つIBMパーソナルコンピユータがその実例とな
る小型コンピユータシステムは、典型的に、少数
の付属回路カードのための取付位置および電気接
続を提供する。これらの付属カードは、デイスク
駆動制御装置、ビデオデイスプレイ、モデム、付
加的なメモリ、および他の機能を提供してもよ
い。通常、そのような付属カードのために割当て
られた空間は、狭く（直径１インチ）かつ細長
い。また、そのような付加的は付属品のために使
用可能な電源はかなり限られている。 伝統的な方法の１つの重大な欠点は、制御エレ
クトロニクス、制御装置およびインターフエイス
のために別個の回路を用いると、回路構成、特に
制御、アドレスおよびデータバツフアの冗長度、
および結果として生じる高電力消費レベルが生じ
るということであつた。これらの電力消費レベル
は、上位コンピユータシステムが必要とされるよ
り高いレベルを供給するように設計されることを
必要とし、または別個のまたは特殊な電力供給が
用いられることを必要とした。 伝統的な方法の他の重大な欠点は、ヘツドおよ
びデイスクアセンブリ、その制御エレクトロニク
ス、制御装置およびインターフエイスを収容する
のに必要とされる物理的空間であつた。別個のハ
ウジングが使用されているとき、重大な欠点は、
多数のハウジングによつて与えられるクラツタ、
およびハウジングが多数の導体を保持するケーブ
ルと撚り合わされる必要があることであつた。ハ
ウジングの外部に延びるケーブル布線およびプラ
グは露出されておりかつ故障することが知られて
おり、それによつてデイスク駆動サブシステム
を、修理されるまで動作不能にかつ役に立たない
ようにする。また、多数のハウジングは、小型パ
ーソナルコンピユータシステムの可搬性を複雑に
している。 固定デイスク駆動ヘツドおよびデイスクアセン
ブリは、家庭や現場での修理に役立たない。デイ
スク駆動格納装置は、「クリーンルーム」環境で
の検査およびサービスのためにのみ安全に開けら
れてもよい。したがつて、小型固定デイスクフア
イルの整備は、通常、工場でまたは１つまたは
２、３の中央サービス位置で行なわれる。 当業者に公知のこれらおよび他の欠点に鑑み、
ケーブル布線を用いることなく、かつモジユーラ
サブシテムをプラグインする以外にホストを修理
することなく、典型的に「パーソナルまたは業務
用コンピユータ」（シングルユーザ）タイプの小
型上位コンピユータシステムへ直接プラグイン取
付けするためのかつその内で用いるための、十分
に集積化された、非常に小型化された、非常に低
電力の回転する取り外し不可能なデイスクデータ
記憶サブシステムモジユールに対し、今日まで未
解決の必要が生じている。 目的とともに発明の概要 この発明の一般的な目的は、先行技術のデイス
クフアイルサブシステムの限界および欠点を克服
する態様で、上位コンピユータシステムに直接プ
ラグイン取付けするためにかつそれから除去する
ために、完全なデイスクフアイスサブシステムを
小型化しかつそれを小型ユニタリモジユールへ統
合することである。 この発明の特定の目的は、付属品の取付けのた
めにコンピユータに設けられる１つの付属ジヤツ
ク位置を占めるように、１つのユーザコンピユー
タにプラグイン取付けするための、平らで細長い
形状フアクタで、小型化され、十分統合されたデ
イスク駆動サブシステムを提供することである。 この発明の他の目的は、コンピユータのハード
ウエアの修理を必要とすることなく、シングルユ
ーザタイプの上位コンピユータに直接プラグイン
取付けするための、小型化されたかつ完全な内蔵
ユニタリデイスクフアイルサブシステムを提供す
ることである。 この発明のもう１つの目的は、取付けのために
または使用のために特殊な技術または特殊な道具
を必要とすることなく、コンピユータのユーザに
よつてシングルユーザタイプの上位コンピユータ
に差し込まれかつそれで用いられてもよい小型化
されかつ完全な内蔵ユニタリデイスクフアイルサ
ブシステムを提供することである。 この発明のさらに他の目的は、デイスクフアイ
ルの動作を監視するために１つのマイクロプロセ
ツサを用いる小型でかつ効果的な電子制御システ
ムを提供することである。 この発明の原理を組み込む上位コンピユータの
ためのモジユーラユニタリデイスクフアイルサブ
システムは、薄く、小型でかつ囲まれた放射状可
動ヘツドおよび固定回転デイスクアセンブリを含
む。細長いプレーナ支持サブストレートは、ヘツ
ドおよびデイスクアセンブリを装着しかつ支持す
るために、かつデイスクに対して放射状にヘツド
を動かす電子回路エレメントを装着し、保持しか
つ接続するために設けられる。電子回路エレメン
トは、ヘツドを介して固定回転デイスクのデータ
記憶表面上に形成される選択された同心データト
ラツク間からデータを記憶しかつ検索するデータ
記憶操作を制御するために、かつデイスクフアイ
ルサブシステムを上位コンピユータとインターフ
エイスするために設けられる。支持サブストレー
トはさらに、その上に１つの位置にコネクタを含
み、そのコネクタは、電力、制御およびデータ信
号を上位コンピユータから得、かつ制御、状況お
よびデータ信号を上位コンピユータに供給するた
めに設けられる。したがつて、支持サブストレー
トは、それによつて、ホストとサブシステムとの
間にケーブル布線なく、ホストのハウジング内の
直接プラグイン装置としてのサブシステムを保持
しかつそれを上位コンピユータと相互接続する。 この発明のこれらおよび他の目的、利点、およ
び特徴は、添付の図面に関連して示される好まし
い実施例の次の詳細な説明からより明らかとなろ
う。 好ましい実施例の詳細な説明 第１図および第２図を見ると、小型化された回
転固定デイスクデータ記憶サブシステム５は、第
１図では、サブシステム５および細長いフレーム
７（第１図に示される）を操作するのに必要とさ
れる非常にモジユール化されかつ集積化された電
子回路の実質的にすべを保持するプリント配線カ
ード６を含む。プリント配線カードは、第２図に
示されるように、真直ぐにされかつ長くされ、か
つフレーム７の代わりに支持サブストレーム６Ａ
として用いられてもよい。クレーム７の部分とし
て形成され（第１図）、またはねじによつて回路
カード６Ａに取付けられる（第２図）取付フラン
ジのため、サブシステム５は、シングルユーザコ
ンピユータ、たとえばIBMパーソナルコンピユ
ータtmの１つの付属スロツトに付着されかつそ
れを占めることができ、それによつて直接プラグ
イン電気的取付けを達成することができる。 ヘツドおよびデイスクアセンブリ１０ 薄くかつ小型のヘツドおよびデイスクアセンブ
リ１０は、第３図−第１０図に詳細に描かれかつ
以下で論じるが、ホストへの物理衝撃からアセン
ブリ１０を絶縁するために設ける実装ハードウエ
ア９を介して、フレーム７（第１図）またはプリ
ント回路基板６（第２図）に取付けられる。 第３図では、アセンブリ１０は、アセンブリ１
０の部分として含まれる他のエレメントのすべて
を囲み、整列させ、かつ／または支持するように
機能するハウジング１２を含むものとして示され
る。ハウジング１２は、好ましくは、アルミニウ
ムのような金属鋳造として形成される。ハウジン
グ１２は、公知の技術に従つて、機械加工するこ
とによつて原料から形成されてもよく、かつ形成
された粉末金属を焼結することによつて形成され
てもよい。連続する外周壁１１およびリセス１３
（第７図）は、ハウジング１２を補強し、かつま
た製作中に必要とされる材料の量を最少にするの
に役立つ。 カバー１４は、ねじ１５を介してハウジング１
２に取付けられ、かつそれによつてその内部を囲
む。ガスケツト１６は、ハウジング１２の内部を
周囲から密閉し、かつアセンブリ１０の動作を防
げる粒上異物、たとえば地理の侵入を防ぐ。ブレ
ーザフイルタ１７のため、ハウジング１２の内部
の圧力は、外部の環境に等化することができる。
２つのポート１８は、カバー１４を介して設けら
れ、そのため内部は製作動作中埃粒子を取り除か
れることができる。シール１９は、取り除いた
後、２つのポート１８を密閉する。 マイクロスコープエアーフイルタ２０は、ハウ
ジング１２の１つの角２１に装着され、かつ動作
中微粒子汚染を除去するために内部空気を濾過す
る。 ヘツドおよびデイスクアセンブリ１０は、次の
ような３つの主要なエレメントまたはサブシステ
ムを含む：第４図に関連して説明する光学エンコ
ーダサブアセンブリ１００；第３図および第６図
−第８図に関連して説明するデイスク、スピンド
ルおよび直接駆動スピンドルモータサブアセンブ
リ２００、および第３図、第５図、第６図、第８
図および第９図に関連して説明する回転アクチユ
エータおよびモータサブアセンブリ３００。 光学エンコーダサブアセンブリ１００ エンコーダサブアセンブリ１００は、３つの主
要な部品を含む。第１の部品は、光で交互に半透
明と不透明になる放射状マイクロライン１１３を
有する可動スケール１１２である。そのスケール
１１２は、第３図および第５図に示されかつ以下
でより詳細に論じられるようにハウジング１２に
回転自在に軸支される、限定された角変位の実質
的に平面的な回転アクチユエータフレーム３０４
の棚３０２上に装着される。したがつて、この好
ましい実施例では、スケール１１２はまた、最大
ほぼ30度の弧（30°）に制限される制限された角
変位を有する。 エンコーダ１００の第２の部品は、LED光源
１１８および鏡１２０を保持する光源ホルダ１１
６、光電池アレイ１２４および上に重なるマスク
またはレテイクル１２６を保持しかつ整列させる
光電池アレイキヤリア１２２、光源ホルダ１１６
および光電池アレイキヤリア１２２を装着する広
げられた円形ヘツドまたはテーブル頂部１３０を
有しかつねじ切りされた円筒シヤンク１３２を有
する支持ボルト１２８を備えるユニツト化された
エンコーダ構造１１４である。波形ばね座金１３
４は、シヤンク１３２とハウジングの底部壁部分
１３８を介して形成される円筒開口を取り囲む環
状機械仕上台との間に介装される。円筒開口は、
自由に回転するように、それを介してシヤンクを
受けるように大きさを決められる。留めナツト１
４０は、ベース１３８を介して通過された後シヤ
ンク１３２上に螺着し、ボルト１２８およびそれ
がベース部分１３８へ運ぶ他のエレメントを固定
する。光電池アレイ１２４は、上方光電池１２４
Ａ、下方光電池１２４Ｂ、および２つの光電池１
２４Ａと１２４Ｂとの間に位置決めされるAGC
電池１２４Ｃを含む。 LED光源ホルダ１１６は、第４図に示される
ように、ホルダ１１６を介してかつまた光電池ア
レイキヤリア１２２を介して、かつ支持ボルト１
２８のテーブル頂部１３０に設けられるねじ切り
された開口１９４へ通過するねじ１７２によつて
支持ボルト１２８に固定される。 光電池アイキヤリア１２２は、光電池アレイ１
２４が装着される中央井戸１２３を含む。小プリ
ント回路基板１８６は、光電池アレイ１２４の接
続端縁に隣接して設けられる。細いワイヤは、そ
れから、アレイ１２４の接続パツドと回路基板１
８６の対応するトレースとの間に接着される。レ
テイクル１２６は、それから、正確な光学整列で
光電池アレイ１２４上に直接装着され、そのため
レテイクル１２６の開口は、スケール１１２の放
射状マイクロライン１１３と協働して、ハウジン
グ１２に対するアクチユエータフレーム３０４の
位置に関連する多相インクリメンタル位置電気信
号を発生させることができる。 ボルト１２８のねじ切りされたシヤンク１３２
は、第３図および第７図に示される位置でハウジ
ングを介して通過する。ボルト１２８は、ハウジ
ング１２の最終組立ておよび光学整列中、エンコ
ーダアセンブリ１１４を回転させることができる
スロツト１７４（第７図）を含む。ナツト１４０
のため、アセンブリ１１４は、波形ばね座金１３
４の圧縮によつて、スケールに対して正確な高さ
でロツクされることができる。ナツト１４０は、
そのねじ山の２つの横溝１７６を含む。これらの
溝１７６のため、ナツト１４０は、一旦エンコー
ダおよびスケールの正しい整列が製造工程中達成
されると、ボルト１２８へかつハウジング１２へ
効果的に接着されることができる。 サブアセンブリ１０の第３部分は、好ましく
は、可撓性のフイルムプリント回路サブストレー
ト１４４に固定される電子コンポーネントから形
成される電子回路１４２である。サブストレート
１４４は、一般に第５図の参照数字１５４によつ
て示される井戸の、エンコーダサブアセンブリ１
０に隣接するハウジング１２の内部に置かれるよ
うにされる。 サブストレート１４４は、３つの一体化した可
撓性の接続拡張部分を含み、第１拡張部分１４６
は、第４図の破断リード線によつて示される位置
で、ねじ１５６によつて小回路基板を介して光検
出器アレイ１２４に接続することができる。第２
拡張部分１４８は、LED光源１１８へ延び、か
つ回路１４２をそこに接続することができ、かつ
第３拡張部分１５０は、サブアセンブリ１１０
を、それでヘツドおよびデイスクアセンブリ１０
が用いられてもよいデイスク駆動制御エレクトロ
ニクス回路カード６，６ａに直接全体的に電気接
続することができる適当なプラグ１５２を含む。
プラグ１５２を介するこの接続は、ハウジング１
２にとつて外部であり、かつ薄いフイルム拡張部
分１５０は、ハウジング１２とガスケツト１６と
の間を、外部接続位置まで通過し、電気トレース
は、絶縁ガスケツト１６に隣接し、かつマイラー
サブストレートはハウジング１２のリツプ部分に
対している。 光学エンコーダ回路１４２ 第１８図に概略的に描かれるように、集積回路
Ｕ１は、４つの演算増幅器Ｕ１Ａ，Ｕ１Ｂ，Ｕ１
ＣおよびＵ１Ｄを含む。増幅器Ｕ１Ａは、電流−
電圧変換器であり、かつ光検出器アレイ１２４の
上方光電池１２４Ａのアノードに接続される反転
している入力を有し、かつ増幅器Ｕ１Ｂは、アレ
イの下方光電池１２４Ｂのアノードに接続される
反転している入力を有する電流−電圧変圧器であ
る。コンデンサＣ４および抵抗器Ｒ１２を備える
負帰還回路は、変換器Ｕ１Ａの周波数応答および
利得を調節し、かつコンデンサＣ３および直列抵
抗器Ｒ９およびＲ１０の類似のしかも調節可能な
回路網は、変換器Ｕ１Ｂの周波数応答および利得
を調節する。抵抗器Ｒ１０は可変であり、そのた
めＵ１Ｂの利得特性は、変換器Ｕ１Ａの利得特性
と同じにされてもよい。 基準電圧Vrefは、直列抵抗器Ｒ３および5.0V
ツエナーダイオードCR１を備える回路網を介し
て、上記コンピユータからの12V供給バスから導
かれる。5.0Vに定電圧化されたツエナーは、演
算増幅器Ｕ１Ｃの非反転入力に印加される。抵抗
器Ｒ２およびＲ１の抵抗回路網は、共通の接続点
で、増幅器Ｕ１Ｃの反転している入力と、コネク
タＪ２−２を介して光検出器アレイ１２４の共通
のカソードサブストレートに隣接する基準電圧
Vrefとへのフイードバツク経路を提供する。抵
抗器Ｒ１およびＲ２の値は、増幅器Ｕ１Ｃの出力
にある電圧を決める。この出力電圧は、次のよう
な２つの調整可能な回路網に供給される：変換器
Ｕ１Ａの動作を制御するために抵抗器Ｒ１６，Ｒ
１７およびＲ１８を備える第１回路網、および変
換器Ｕ１Ｂの動作を制御するために抵抗器Ｒ１
３，Ｒ１４およびＲ１５を備える第２回路網。抵
抗器Ｒ１８およびＲ１５は、それぞれ光電池１２
４Ａおよび１２４Ｂの電気特性が明暗の範囲にわ
たる電圧出力によつて個々に制御されかつ等化さ
れるように個々に調節可能である。またこれらの
２つの調整Ｒ１８およびＲ１５のため、トリミン
グされるべき多相エンコーダ１０の各光電池１１
２，１１４が、各光電池での明るい状態と暗い状
態の最大限間で電流振幅の損失なく、スケール１
２とマスク２６との間の特定のギヤツプを調節す
ることができる。 アレイ１２４の自動利得制御（AGC）セル１
２４Ｃは、コネクタＪ２−３１を介して演算増幅
器Ｕ１Ｄの反転している入力に接続される。増幅
器Ｕ１Ｄの反転していない入力は、Vref接続点
に接続される。増幅器Ｕ１Ｄの出力は、また上位
装置の5VバスからLED光源１１８のアノードに
電流を供給するドライバトランジスタＱ１に接続
される。光源のカソードは、２つの限流抵抗器Ｒ
４およびＲ５を介して接地に接続される。抵抗器
Ｒ６およびＲ７の直列回路網は、AGC光源値１
２４Ｃによつて出される電流と結合して、演算増
幅器Ｕ１Ｄによつて出され、かつドライバトラン
ジスタＱ１を介してLEDに実際に印加される電
流を制御する。Ｒ６は、LED１１８を介して零
入力電流を制御するために調節可能である。 デイスクおよびスピンドルモータサブアセンブリ
２００ デイスクおよびスピンドルモータサブアセンブ
リ２００は、３つのねじ２０５によつてハウジン
グ１２の井戸２０４に装着する非常に薄くかつ平
らな直接駆動、プラシレススピンドルモータ２０
２を含む。ねじ２０５は、開放井戸２０４に隣接
する環状の機械仕上げ面とかみ合う、モータ２０
２の周辺フランジ２０６の開口を介して通過す
る。ハウジング１２のフランジ２０６の下方表面
および接面２０８は機械仕上げされ、そのためモ
ータ２０２は、それによつてハウジング１２と気
密配置で密閉される。 モータ２０２は、下方フランジ２１２を有する
回転ハブ２１０を含む。データ記憶デイスク２１
４は、ハブ２１０上にかつフランジ２１２に対し
て装着する。フランジ２１２は、ハウジング１２
の内側にデータデイスク２１４を正しく整列させ
るようにされる高さを有する。デイスク２１４
は、両方の主要表面上を磁気記憶装置材料、たと
えば酸化第一鉄またはメツキでコーテイングさ
れ、かつコンパクトヘツドおよびデイスクアセン
ブリ１０の記憶媒体を提供する。好ましい実施例
では、デイスクは、ほぼ95mmの直径を有し、かつ
フオーマツト化されたデータの10000000バイトを
越えて容易に記憶する能力を有する。 好ましくは低質量プラスチツク材料から形成さ
れるエアフロー発生器デイスク２１６は、１つの
軸留めねじ２１８によつてハブ２１０の頂部に取
付けられる。記憶容量はエアフロー発生器デイス
ク２１６を第２時期磁気データ記憶デイスク２１
５と置換えることによつて、かつ付加的なデータ
トランスデユーサおよび支持アームを回転アクチ
ユエータアセンブリ３００に加えることによつて
倍にされてもよい。第２データ記憶デイスク２１
５は、第１１図に概略的に示される。デイスク２
１６を介する２つの対抗する周辺開口２２０は、
ハブ２１０の頂部上の２つの開口２２２と整列す
る。スパナレンチは、ねじ２１８が締められてい
る間ハブ２１０が回転するのを防ぐために用いら
れる。スパナレンチには、開口２２０および２２
２と整列される２つのピンが設けられる。そのピ
ンは、開口２２０および２２２を介して通過し、
かつそれによつてねじが所定位置にロツクされる
とき頂部デイスク２１６およびハブ２１０を整列
させる。頂部デイスク２１６とデータデイスク２
１４との間のスペーサ２１３は下方フランジ２１
２に対してデータデイスク２１４をロツクする。 スピンドルモータ２０２の頂部表面は、埋込み
および遮閉領域２２４を含み、そこには、モータ
２０２の内部で発生される電磁界によつて下方表
面上に記憶されるデータの汚染を防ぐために、電
磁シールドが置かれる。 第５図に見られるように、空力的に開放された
シヨピングラツチ２３０は、ハウジング１２の垂
直ポスト２３２（第３図）上に回転自在に装着さ
れる。ラツチ２３０のベーン２３４およびフラグ
２３６は、デイスク２１４および２１６が時計方
向に回転することによつて発生されるエアフロー
によつて偏向される。エアフローは、時計方向に
ラツチ２３０を付勢するバイアスばね（示されて
いない）によつてかけられる力を克服するのに十
分である。回転アクチユエータ３００のカウンタ
ウエイト３０６に設けられる切欠き２３８は、デ
イスク２１４および２１６が回転しない（かつエ
アフローがない）とき、指状部分２４０によつて
係合される。この配置は、回転アクチユエータ３
００をランデイングゾーン位置に引つ掛ける。 電力がヘツドおよびデイスクアセンブリから除
去されるとき、モータ２０２、スピンドル２１０
およびデイスク２１４，２１６に記憶される慣性
に応答してスピンドル２０２が回転することによ
つて発生される逆起電力は、デイスク回転が終わ
りかつ空力ラツチ２３０がもはやエアフローによ
つて偏向されなくなる前に、アクチユエータをラ
ンデイングゾーン位置に戻すために、回転アクチ
ユエータ３００に自動的に印加される。この電子
復帰ばね特性を、電気回路エレメントに関連して
以下で説明する。 ヘツドおよびデイスクアセンブリ１０に対する
重要な要求は、スピンドル２１０がフレームに効
果的に接地されるということである。通常、電気
ブラシは、スピンドル軸とモータに対して外部の
ハウジングとの間で接触する。しかしながら、そ
のような配置は、モータの高さ、およびヘツドお
よびデイスクアセンブリの全体の厚さをかなり増
す。したがつて、接地している機構２５０（第６
図）は、モータ２０２のスピンドルシヤフト２５
２内に完全に置かれてもよいことが知られてい
る。 好ましい機構は、中空スピンドルシヤフト２５
２の内部にばね負荷されたボールチツプ２５４を
含む。チツプ２５４は、導電材料、たとえば炭素
含浸プラスチツク樹脂材料であり、かつそれは、
非常に導電性の硬化材料、たとえばモータ２０２
の固定囲い２５８に固定されかつ接続されるステ
ンレス鋼のパツド２５６と直接接触する。囲い２
５８は、ねじ２０５によつて周辺フランジ２０６
でハウジング１２に接地される。 この発明の１つの重要な局面は、スピンドルモ
ータ２０２の多数の巻線を駆動するのに必要とさ
れる電子回路がハウジングに直接埋込まれるとい
うことである。第７図に示される配置は、ハウジ
ング１２への駆動回路構成の直接放熱を可能にす
る。第７図では、小プリント回路モジユール２６
０は、モータ２０２からケーブル２６２にプラグ
を差し込み、かつまたハウジング１２の背面に形
成されるチヤンネル２６６に配設されるケーブル
２６４を介して、ヘツドおよびデイスクアセンブ
リ１０の外部で回路基板６にプラグを差し込む。 集積回路モータ駆動機構２６８、たとえば第７
図および第８Ａ図に示されるように、そのピンが
回路基板２６０に接続される、シカゴ、イリノワ
6006（Chicago、Illinois6006）の日立アメリカ社
によつて供給されるタイプHA13426は、回路基
板２６０、およびそのたいていが基板２６０の下
面に位置決めされるそのコンポーネント（第８Ｂ
図）を保持するために、下方表面プロフイールか
ら十分な深さでハウジングに形成される井戸２７
２に、ハウジング１２の背面に直接装着されるフ
ランジ２７０を含む。ねじ２７３は、集積回路の
ヒートシンクフランジ２７０を、井戸２７２の内
部で、ハウジング１２に直接固定する。 ３相モータ２０２のための回路構成は、第８Ａ
図に描かれ、従来公知でありかつ理解されている
ように、モータが、Ｙ開きされており、かつモー
タのアーマチヤの回転永久磁石に配設される小さ
い永久磁石に応答する３つのホール効果発生器
Ｕ，Ｖ，Ｗによつて３相通信信号を発生させるこ
とを示す。第４ホール効果トランスデユーサＩ
は、ヘツドおよびデイスクアセンブリ１０に対し
て外部の制御エレクトロニクスに最終的に供給さ
れるインデツクス信号を１回転につき１度発生さ
せ、かつ出す。 モジユーラ回路基板２６０の底部および内部平
面図（第８Ｂ図）は、回路基板２６０上のデイス
クリートなコンポーネントのための１つの受入れ
ることができるレイアウトの形式を示し、デイス
クリートなコンポーネントの２つの他はみな、ハ
ウジング１２のプリント回路基板と、対面してい
る底部壁との間に装着される。この配置は、これ
らのコンポーネントを物理損傷から防ぎ、かつモ
ジユール２６０上で保持される回路の修理が常に
必要とされれば、検査装置を容易に取付けること
ができる。また、テーブルは、回路モジユール２
６０にプラグを差し込み、そのため回路モジユー
ル２６０は、他の回路構成を妨害することなく、
かつ埃のないハウジング１２に入る必要なく、非
常に容易に除去されかつ取換えられることができ
る。 回転アクチユエータサブアセンブリ３００ ヘツドおよびデイスクアセンブリの第３主要サ
ブアセンブリは、第３図、第５図、第６図、第７
図、第９図および第１０図に様々なレベルの細部
で描かれる、非常に平らでかつ薄い回転アクチユ
エータサブアセンブリ３００である。既に述べた
ように、アクチユエータ３００は、込ましくは鋳
造されたまたはスタンピングされたアルミニウム
から形成される平らなフレーム３０４を含む。フ
レーム３０４は４つの領域を含む。光学エンコー
ダ１００のスケール１１２を支持する領域３０２
は既に論じられている。 フレーム３０４の第２領域は、その２つの端部
が連結ピン３１０で接続可能である１つの巻線３
０８の三角形の電磁コイル３０７を整列させかつ
支持するためである。コイル３０７は、ボビン上
で巻かれ、かつそれから、適当な成形材料３１１
でフレーム３０４に一体的に成形される。領域３
１２は、成形プロセス中ポツテイング材料で満た
されるフレーム３０４を介して通過する穴を示
し、そのためコイル３０７は、フレーム３０４に
対して放射状にかつ平らな大きさで正確に整列さ
れてもよい。 フレーム３０４の第３領域は、第６図に示され
るように、データデイスク２１４の２つの主要な
データ記憶表面に近接して配設される２つの対抗
している「浮動ヘツド」データトランスデユーサ
３２０，３２２をそれぞれ支持する２つのアーム
３１６，３１８のための支持拡張部分３１４を提
供する。デイスク２１４の回転中、トランスデユ
ーサ３２０，３２２は、「ウインチエスター」技
術として公知のことに従つて、データ表面に非常
に近接して空気軸受上を動くすなわち「浮動す
る」。 既に述べたクレーム３０４の第４領域は、カウ
ンタフエイト３０６を支持し、その質量は、フレ
ーム３０４の他の領域を釣り合わせるように、か
つまた前で説明した空力的に開放されたシツピン
グラツチ２３０と協働するように選択される。カ
ウンタウエイト３０６は、ねじ３０９によつてフ
レーム３０４に取付けられる。 アクチユエータフレーム３０４は、その質量お
よび慣性を減じ、かつ開口３０１を規定するフレ
ーム３０４の内部壁上に形成される対抗している
表面３１５，３１７を係合するようにされる１つ
の破壊止めポスト３１３のための便利な位置を提
供する中央開口３０１を含む。ポスト３１３は、
ハウジング１２の適当な開口３１９にプレス嵌め
される。円筒ゴムガスケツト３２１は、ポスト３
１３上を滑り、かつポスト３１３にかかるフレー
ム３０４の衝撃を減衰する。破壊止めホスト３１
３は、表面３１５，３１７間のアーム長と結合し
て、アチユエータ３００の変位を予め定められた
最大値まで制限する。この変位の制限は、トラン
スデユーサがデータデイスク２１４から外れるの
を防ぎ、かつスピンドルハブ２１０の下方フラン
ジ２１２にぶつかるのを防ぐのに極めて重要であ
る。 回転アクチユエータスピンドルは、ハウジング
１２から上向きに装着される固定シヤフト３２４
を含む。座金３２６、下方軸受３２８、スペーサ
３３０、波形ばね座金３３２、上方軸受３３４、
および留め座金３３６およびねじ３３８は、すべ
て協働してアクチユエータフレーム３０４のため
の自由回転ジヤーナルを提供する。これらのエレ
メントは、フレーム３０４を介して設けられる軸
円筒開口３４０に装着されかつ含まれ、かつその
ためフレーム３０４は、ほぼ30°の弧を横切つて
動くことができ、かつそれによつてデイスク２１
４の各データ表面上に形成される多数の同心デー
タトラツクの各々が回転アクチユエータ３００の
動作によつてアクセスされるように、トランスデ
ユーサをデータデイスク２１４のデータ表面を横
切つて放射状に動かすことができる。 下方永久磁石３５２を支えるフラツクスリター
ン磁石プレーン３５０は、ねじ３５３によつてハ
ウジング１２に装着され、かつ上記永久磁石３５
６を支える上方フラツクスリターン磁石プレート
３５４は、ねじ３５７によつてハウジング１２に
装着される。第１０図に見られるように、コイル
３０７は、２つの対抗している永久磁石３５２と
３５６との間に配設される。 各磁石３５２，３５４は、磁極反転の２つの領
域を有するように磁化される。磁極は、磁石３５
２，３５４の主要表面にあり、かつ互いに相補形
であり、そのため非常に強い磁束領域は、２つの
磁石３５３および３５６の２つの対抗面間のギヤ
ツプに存在する（第１０図）。磁極反転領域３５
８は、一般に、各磁石３５２，３５４を２分す
る。これは、電流がそれを介して通過するコイル
３０７上のたとえば左側（第１０図）での磁束の
効果は、たとえば右側での磁束効果を増すほどで
ある。というのは電流は、１つの巻線３０８を介
して一方向にのみ通過しているからである。 ヘツド選択および増幅器回路 薄く非常に可撓性のマイラー回路接続フイルム
３６０は、データトランスデユーサ３２０，３２
２に直接接続するように設けられる。この細長く
非常に可撓性のかつ耐久性のあるコネクタフイル
ム３６０は、好ましくは上方フラツクスリターン
プレート３５４上に装着され、かつトランスデユ
ーサ３２０，３２２を作動するのに必要とされる
読出し書込み駆動回路構成およびヘツド選択回路
構成のいくつかを支えるより大きい可撓性のマイ
ラープリント回路３６２から延びる。回路３６２
の平面図は、第１３Ｃ図として描かれる。マイラ
ー回路３６２のための接続拡張部分３６４は、光
学エンコーダサブアセンブリ１００のための接続
部分１５０を通過するのと同じ線形端縁に沿つ
て、ガスケツト１６と周辺壁の上方面との間の駆
動機構から外部に向かつて延びる。フイルムによ
つて支えられる回路のための回路エレメントおよ
び接続の電気回路図は、第１３Ａ図として描かれ
る。そこでは、モノリシツク集積回路３６６は、
６つのチヤンネル（６つのヘツドトランスデユー
サ）ヘツド選択および増幅機能（第１３Ｂ図）を
提供する。２つのヘツド選択チヤンネルＨ４およ
びＨ５だけが、サブシステム５のヘツド３２０，
３２２間で選択する際に活動状態にある（第１３
ａ図を参照）。付加的なデータ記憶デイスク２１
５が用いられれば、４つのチヤンネルはヘツド選
択動作中、活動状態にある。この回路３６６は、
好ましくは、シリコンシステム社（Silicon
Systems Incorporated）によつて製造されるタ
イプSSI117またはその均等物である。 回路カード６ ４つの可撓性の回路サブストレートは、ヘツド
およびデイスクアセンブリ１０から延びる。これ
らのサブストレートは、薄く可撓性のマイラーフ
イルム上に形成される導電トレースであつてもよ
く、または薄くかつ平らなワイヤケーブルであつ
てもよい。いずれにしても、１つは、外部読出／
書込チヤンネルを有する内部ヘツド読出／書込エ
レクトロニクスを接続するジヤツク３４９へ通
じ、もう１つの外部アナログ／デイジタルサーボ
エレメントを有する光学エンコーダサブアセンブ
リ１００を接続するジヤツク１５２へ通じ、もう
１つは、回路基板６回路構成を有するスピンドル
モータ制御モジユール２６０を接続するジヤツク
３５３へ通じ、かつ最後の３５５は、ヘツドおよ
びデイスクサブアセンブリ１０内の回転ヘツド位
置決めアクチユエータ３００のコイル３０７か
ら、アナログ／デイジタルサーボエレメントの部
分である外部駆動エレクトロニクスへ通じる。 小さい両面ブリント回路カード６は、（既に述
べてきたヘツドおよびデイスクアセンブリ内の回
路構成を除いて）この発明の制御システムに必要
とされるエレメントのすてべを支える。 回路カード６は、パーソナルコンピユータ（上
位システム）の付属または周辺回路カードコネク
タに対応する接続ピンを係合する正しく整列され
た接続トレース３６７を有する従来のエツジコネ
クタ領域３６５を含み、そこで記憶サブシステム
５が、エツジコネクタ領域３６５上のトレース３
６７を介して単に取付けられかつ接続される。 ４つのプラグ３６９，３７１，３７３および３
７５は、既に説明したジヤツク３４９，１５２，
３５３および３５５をそれぞれ受ける回路カード
上に設けられる。これらのプラグのため、ヘツド
およびデイスクアセンブリ１０の内部の回路構成
は、回路カード６上に支えられる回路構成へ延
び、かつそれに接続されることができ、かつエツ
ジコネクタ３６５を介して上位システムから電力
が供給されることができる。 エレクトロニクスの概観 次の主要回路エレメントは、一般に第１図およ
び第２図に示される位置のプリント回路カード６
上に含まれる。（これらの回路エレメントは、第
１２図のレイアウト図にしたがつてともに配置さ
れかつ読まれるとき、第１１図の構築外観に従つ
てかつ第１２ａ図ないし第１２ｉ図からなる詳細
な接続図に従つて相互接続される。） マイクロコンピユータ３８１およびプログラムメ
モリ３８３ １つの、プログラムされた、逐次状態モノリシ
ツクマイクロコンピユータ３８１は、時々「マイ
クロプロセツサ」と呼ばれるが、サブシステム５
の全体制御を提供する。マイクロコンピユータ３
８１は、好ましくは、日本のNEC社によつて製
造されるタイプ7810、またはその均等物である。
マイクロコンピユータ３８１は、１つの中央演算
処理装置（CPU）、および１つの論理演算装置
（ALU）、ならびに他の内部支持構築を含む。そ
れは、一度に１つの命令のみ実行する。 タイプ7810は、８つの多重選択アナログ入力を
有する内部アナログデイジタル変換器を含む１チ
ツプの、5V、８ビツトのマイクロコンピユータ
である。アナログデイジタル変換器は、どんな電
圧が選択された入力で生じようとそれを、プログ
ラム制御下のマイクロコンピユータ３８１によつ
ていつでも読出されるデイジタル値に変換するこ
とによつて連続的に動作する。 マイクロコンピユータ３８１はまた、８ビツト
RAM、多機能タイマ／事象カウンタ、汎用の直
列および並列インターフエイスならびに入力／出
力ポート、およびマスク可能およびマスク不可能
な割込能力による２５６を含む。マイクロコンピ
ユータ３８１はまた、外部メモリを直接制御して
もよく、かつこの発明の制御システムの監視機能
を実行する際にマイクロコンピユータ３８１が実
行すべき命令を含むための外部プログラムメモリ
を必要とする。各命令サイクルは１マイクロ秒を
必要とし、かつマイクロコンピユータ３８１のた
めの基本クロツク周波数は12MHzである。マイク
ロコンピユータ３８１のソフトウエア制御機能
を、すぐ後でより詳細に論じる。 マイクロコンピユータ３８１は、その電気線が
アドレス情報およびデータ情報の両方を異なる時
間で運ぶように、多重バス構造を利用する。これ
らの時間は、１つの機械サイクルでバスがアドレ
ス指定情報を運び、かつ次のサイクルでこのバス
がデータ情報などを運ぶように、交互に起こる。 マイクロコンピユータ３８１内の256バイトラ
ンダムアクセスメモリは、スタツクとして用いら
れ、かつマイクロコンピユータの動作に必要とさ
れる汎用レジスタのすべてを提供する。 ８キロバイト外部固定プログラム記憶装置３８
３は、マイクロコンピユータ３８１に接続され、
かつマイクロコピユータ３８１がデイスクフアイ
ルサブシステム３３１の動作中実行する命令を含
む。これらの命令は、この明細書の最後にリステ
イングとして示される。 マイクロコンピユータ３８１は、制御システム
の中心部であり、かつ２つの全体タスクを有す
る：それは、サーボ制御ループを介するヘツドお
よびデイスクアセンブリ１０の電磁音声コイルア
クチユエータ３００を介して放射状ヘツド位置を
監視しかつ制御し、かつ制御装置／インターフエ
イスを介するホストおよびデイスクデータ記憶表
面へのかつそこからのデータブロツクの転送を開
始しかつモニタすることによつて、上位コンピユ
ータシステムからのコマンドに応答する。 データ読出／書込動作およびデータ転送動作全
体を通じて、マイクロコンピユータ３８１が、そ
のような動作の進行をモニタしており、かつデー
タが読出されまたは書込まれているトラツクの中
心線でそれがヘツド３２０，３２２をしつかりと
サーボしているように、ヘツド位置サーボループ
に追従するトラツクを同時に制御している。 トラツク位置決めおよび追従サーボ サブシステムサーボは、２つの機能を果たす。
第１に、トラツク追従動作中各データトラツクの
中心線と整列して読出／書込データトランスデユ
ーサヘツドを保持しなければならない。第２に、
トラツクシーク動作を行なうことが可能であり、
それによつてヘツド３２０，３２２は公知の出発
トラツク位置から所望の行先トラツク位置まで急
速にかつ正確に動かされなければならない。すべ
てのサーボ動作は、音声コイルアクチユエータ３
００のコイル３０８を介して通過する回路を制御
するマイクロコンピユータ３８１によつて制御さ
れかつ監視される。 アナログ／デイジタルサーボ回路３８５はマイ
クロコンピユータ３８１に接続され、かつ回路３
８５は、ヘツドおよびデイスクアセンブリのデー
タトラツクシーク動作およびトラツク追従動作で
サーボ制御ループ機能を実行するのに必要とされ
る回路エレメントを提供する。このモノリシツク
回路３８５を、第１８図に関連して以下でより詳
細に説明する。 前で説明した光学エンコーダアセンブリ１００
は、スケール１１２の位置を示す相対光レベルに
応答し、かつその光レベルを直角位相にある２つ
の位相信号Ｐ１およびＰ２へ変換する。これらの
位相信号は、アセンブリ１４２の電流−電圧変換
器Ｕ１ＡおよびＵ１Ｂによつて電圧に変換され、
かつそれから、アナログ／デイジタルサーボチツ
プ３８５を介してマイクロコンピユータ３８１内
のアナログデイジタル変換器に供給される。エン
コーダの回路構成を、第１８図に関連してここで
より詳細に延べかつ論じる。 アナログ／サーボチツプ３８５および関連する
回路構成は、デイジタル位置値を駆動電流に変換
し、かつ駆動回路３９０を介するこれらの電流
を、参照数字３００がつけられ、かつ記号データ
トランスデユーサヘツド３２０および移動してい
るスケール１１２を相互接続する破線によつて第
１１図に表わされる回転アクチユエータ３００の
巻線３０８に印加する。コイル３０８を介して通
過する電流の方向および大きさは、データ記憶デ
イスク２１４のデータ記憶主要表面上に形成され
る同心データトラツクの間を動く際に、ヘツド３
２０の方向および速度を定める。サーボ回路３８
５を、第１７図に関連して以下でより詳細に説明
する。 記憶デイスク２１４ サブシステム５の20メガバイトのデイスク２１
４および２１５は、適当な磁気データ記憶材料で
コーテイングされる２つの主要データ記憶表面２
１４ａおよび２１４ｂを含む。各データ記憶表面
は、多数の同心データ記憶トラツクに記憶室を提
供し、データ表面ごとに使用可能な６１２の論理
トラツクがある。24の付加的な予備トラツクは、
媒体欠陥を有するトラツクの変わりに用いられる
ように、デイスク表面２１４ａ，２１４ｂの円周
に設けられ、そのためデレクトリーのための上位
動作システムによつて必要とされる第１トラツク
が、欠陥がなく、かつそれによつてすべての場合
信頼性がある。 内部ランデイングゾーン領域LZは、フエライ
トスライダヘツド３２０，３２２が、その下にあ
るデータ表面２１４ａ，２１４ｂと実際に接触
し、かつそれにランデイングゾーン領域LZでの
み可能な摩耗を受けさせるように設けられる。各
同心データトラツクは、名目上ほぼ10、426バイ
トを保持し、かつ18のデータセクタに分割され、
それらの17は有効なデータの記憶のためであり、
かつそれらの１つは、媒体欠陥が他の17のいずれ
か１つを使用不可能にするといけないから予備に
保持され。各データセクタはほぼ568バイトを含
み、それは512バイトの有効データを含む、かつ
その残りは、セクタアドレスヘツダ、誤り訂正、
速度許容限界ギヤツプフイルタなどである。 スピンドルモータ２０２を制御するモータドラ
イバ回路構成２６０によつて発生されるトラツク
起点マーカ３９９は、デイスク２１４の１つ以上
のデータ記憶表面２１４ａ，２１４ｂ上に各デー
タトラツクに対するトラツク中心線情報で予め記
録される狭くほぼ200マイクロ秒、幅130バイト
の、１つのサーボセクタ４０１に対してちようど
よい時間にその位置をマークする。 デイスク２１４は実質的に一定の角速度で回転
し、かつ各回転のための時間期間は名目上16.67
ミリ秒である。モータドライバ回路構成は、第８
Ａ図に図解され、かつ集積回路モータドライバ、
たとえば707W.アルゴンギン ロード、アーリン
トン ハイト、イリノア6006（700W.Algonguin
Road、Arlington Height、Illinoes60006）の日
立アメリカ社によつて提供されるタイプ
HA13426、またはその均等物を含む。この集積
回路は、ヘツドおよびデイスクアセンブリ１０の
ためのベースキヤステイング１２に直接装着され
るフランジを含む。スピンドルモータ２０２は、
Ｙ巻きされ、かつ従来公知でありかつ理解されて
いるように、モータ１０３を駆動するのに必要な
位相を発生させるために集積回路によつて用いら
れるモータ２０２のアーマチヤーの小さい永久磁
石に応答してホール効果トランスデイーサＵ，Ｖ
およびＷによつて３相整流信号を発生させる。 第４ホール効果トランスデユーサＩは、インデ
ツクスライン上に１回転につき１度インデツクス
信号を発生させかつ出す。マイクロコンピユータ
３８１は、モータ制御１０５からインデツクスラ
インをモニタし、かつ各インデツクスマーカ９９
間の間隔のタイミングを合わせ、デイスク９６が
正しい角速度で回転していることを確かめ、かつ
デイスク回転が適当でないと定められる場合にサ
ービスしていないサブシステム３１を必要とす
る。 ２つの放射状にずれ、時間がずらされたバース
トは、サーボセクタ４０１内の各同心データトラ
ツクに設けられる。トランスデユーサ３２０は第
１バーストを読出し、かつその振幅値は、マイク
ロコンピユータ３８１によつてサンプリングされ
かつ送られかつデイジタル化される。トランスデ
ユーサ３２０は、それから、第２バーストを読出
し、かつその振幅値は、マイクロコンピユータ３
８１によつてサンプリングされかつ送られかつデ
イジタル化される。デイジタル化された振幅値の
差はマイクロコンピユータ３８１によつて用いら
れ、トラツク追従動作中各トラツクと中心線整列
してヘツド３２０を維持するために、記憶されか
つデイジタル化された位相値と結合されかつコイ
ル３０８に送られる中心線ずれの補正値を計算す
る。 ６１２のトラツクは、５つの連続ゾーンに分け
られ、各々１２８のトラツクの４つのゾーン、お
よび各々１００のトラツクの１つのゾーンがあ
る。トラツク中心線データは、各ゾーンのトラツ
クに対し得られかつ記憶され、かつこのデータ
は、アクチユエータがゾーン内のトラツクにヘツ
ド３２０，３２２を置いたときはいつでも、初期
訂正のために用いられる。ゾーンタイマは、各ゾ
ーンに対してセツトされ、かつ予め定められた間
隔後時間切れし、ゾーンための新しい中心線情報
は読出／書込動作が可能となる前に得られること
を要求する。これらの構築特徴および微サーボル
ープおよびトラツクゾーンの動作を、参照したア
メリカ合衆国特許第4396959号、第4419701号およ
び第4516177号でさらに詳細に説明し、その開示
をこの場所でこの明細書に参照することによつて
援用する。 電子復帰ばね４００ 既に上で構造的に説明した空力的に解放された
ばねバイアスシツピングラツチ２３０は、デイス
ク２１４の回転によつて発生されるエアフローに
よつて偏向される。このラツチ２３０は、回転ア
クチユエータ３００を係合する部材を含み、それ
によつてデイスク回転が、（周知のウインチエス
ター技術に従つて）ヘツドが「浮動する」空気軸
受効果を発生させるのに不十分であるときはいつ
でも、ランデイングゾーンLZ上のランデイング
ゾーン位置でヘツド３２０，３２２をロツクす
る。 アクチユエータ３００がヘツド３２０，３２２
をランデイングゾーンLZに戻すことを確かめる
ために、第１１図のスイツチ４００によつて表わ
される電子復帰ばねがサブシステム５に設けられ
る。電力がサブシステム５から失われまたは故意
に除去されるとき、この事実に気付き、かつスピ
ンドルモータ２０２の動作は逆にされる。すなわ
ちスピンドルモータ２０２の発生器となり、かつ
回転デイスク２１４に記憶される運転エネルギの
ため、それが発生させる電気エネルギは回転アク
チユエータ３００のコイル３０８に切換えられ
る。デイスク回転がある限り、それによつて発生
される電気エネルギは、ヘツドをデイスク２１４
の内部ランデイングゾーンLZに戻し、かつヘツ
ドをそこに保持するのに十分であり、そのためば
ねバイアスラツチ２３０は、アクチユエータ３０
０を再係合し、かつそれによつてヘツド３２０，
３２２をその内部ランデイングゾーンLZで保持
する。ラツチ２３０および電子ばね復帰４００の
力学は、ヘツド３２０，３２２がラツチ２３０が
再係合する前のちようど良い時間にランデイング
ゾーンLZに戻されるように設計される。 空力シツピングラツチ９８の詳細はさらに、
「デイスクフアイルアクチユエータのための空力
ラツチ」として1985年４月29日に出願された参照
した同時係属中アメリカ合衆国出願連続番号第
06／728674号に述べられ、その開示をこの場でこ
の明細書に援用する。 空力ラツチ２３０を電子復帰ばね４００に結合
することによつて提供される重要な特徴は、従来
の機械復帰ばねによつてアクチユエータにかけら
れる（かつデイスクフアイル動作中連続的に克服
されなければならない）バイアス力が完全に除去
されるということである。このことは、アクチユ
エータ３００がかなり低電力消費で動作するとい
うことを意味し、パーソナルコンピユータ上位シ
ステムの付属ソケツトから、サブシステム５のた
めに電力のすべてを引いているとき考慮しなけれ
ばならない。 読出／書込チヤンネル 読出／書込チヤンネル全体は、ヘツドおよびデ
イスクアセンブリ１０内の可撓性の、回路サブス
トレート３６２上に支えられ、かつ第１３Ａ図、
第１３Ｂ図および第１３Ｃ図に関連してここで説
明するヘツド選択および前置増幅器回路３６６を
含む。そのチヤンネルはまた、第１２Ａ図に概略
的に図解される読出／書込エレクトロニクス４０
９、およびデータセパレータ４１１を含む。デー
タセパレータ４１１は、デイスク２１４上の実際
の記録および再生プロセスで用いられるエンコー
デイングフオーマツト、たとえば2.7コードへか
つそれからデータビツトをコード化しかつデコー
ドする。データセパレータ４１１を、第１９図に
関連してさらに説明する。 制御装置／インターフエイス デイスクフアイルサブシステム５のための制御
エレクトロニクスの制御装置／インターフエイス
は、それ自体のデータシーケンサランダムアクセ
スメモリ４１５を有するプログラマブルデータシ
ーケンス４１３、メモリ制御装置４１７、入力／
出力チヤンネルインターフエイス４１９から、メ
モリ制御装置４１７によつてアドレスされかつデ
ータシーケンサ４１３からのデータを一時的に記
憶する入力／出力データランダムアクセスメモリ
４２１を含む。 BIOS（基本入力／出力システム）固定記憶装
置４２３は、入力／出力チヤンネルインターフエ
イス４１９と関連し、かつその動作システムがサ
ブシステム５を利用しようとするときはいつで
も、上位CPUによつて直接アクセスされかつ実
行される基本入力出力プログラムルーチンを含
む。実際に、BIOSメモリ４２３は、サブシステ
ム５の動作のために必要とされず、かつそれを含
むのは、ユーザにとつての便利であるからであ
り、そのためサブシステム５は、サブシステム５
を用いるために必要とされる動作システムにソフ
トウエアドライバルーチンを加えるようユーザに
要求することなく、パーソナルコンピユータ上位
システムに直接プラグで差し込まれる。 BIOSメモリ４２３はまた、デイスクフアイル
サブシステムの状況および／または誤り状態を
時々定めかつユーザに示すために上位システムの
動作システムによつて用いられる誤りおよび状況
状態ルーチンの集合を含んでもよい。８ビツト３
状態バスドライバ４２５は、ROM４２３からの
BIOSプログラムルーチンが上位バスを介して上
位CPUに転送され、かつ動作システムがBIOSメ
モリ４２３をアドレスするときはいつでも実行さ
れるように、データバスで、BIOS ROM４２３
と入力／出力チヤンネルインターフエイス４１９
との間に介装される。 システムバス 制御バス４３１は、印刷回路カード６全体を通
じて延びる。このバスは、第１１図では単線とし
て記号を使つて示されるが、実際には多くの異な
る線である。すべての線がすべてのエレメントに
延びるわけではない。便宜上、バス線がデータバ
スまたはアドレスバスでなければ、それは制御バ
ス線であると考えられる。したがつて、理解を容
易にするために記号を使つて第１１図に、かつ第
１２Ａ図、第１２Ｂ図、第１２Ｃ図および第１２
Ｄ図により詳細に示されるデータおよびアドレス
バスは、制御バス全体を構成する線の各々を省略
することによつて規定する。 ８ビツトの単方向に向けられたデータバス４３
３のため、マイクロコンピユータ３８１はデイジ
タルアクチユエータ制御値をアナログサーボチツ
プ３８５に送ることができる。デイジタルデータ
は、バス４３３上を、マイクロコンピユータ３８
１からアナログサーボ３８５を通過し、そこでそ
れは、トラツクシートおよび追従動作中、アナロ
グ値に変換され、かつ回転アクチユエータ３００
の位置を制御するために送られる。 ８ビツト時間多重化データおよびアドレスバス
４３５は、マイクロコンピユータ３８１、プログ
ラムメモリ３８３、データシーケンサ４１３、お
よびメモリ制御装置４１７を相互接続する。 ６高位ビツト（A8−A13）アドレスバス４３
７は、マイクロコンピユータ３８１およびプログ
ラムメモリ３８３を相互接続する。プログラムメ
モリ３８３のための下位８アドレスビツト（A0
−A7）は、アドレス時間中データ／アドレスバ
ス４３５上をマイクロコンピユータ８１によつて
メモリ制御装置４１７に送られ、そこでそれらは
ラツチされ、かつアドレスバス４３９上に送られ
るように保持され、プログラムメモリ３８３をア
ドレスする。 ５ビツトアドレスバス４４１および８ビツトデ
ータバス４４３は、データシーケンサ４１３、お
よびせいぜい32バイトだけ記憶するその専用小形
ランダムアクセスメモリ４１５を相互接続する。 入力／出力ランダムアクセスメモリ４２１は、
11ビツトアドレスバス４４５を介してメモリ制御
装置４１７からアドレスされ、一方８ビツトデー
タバス４４７は、データシーケンサ４４３および
入力／出力チヤンネルインターフエイス４１９を
バツフアメモリ４２１と接続する。バツフアメモ
リ４２１は、一時的に入力／出力データを記憶
し、かつセクタバツフアとして機能し、ホストと
サブシステム５との間を通過するすべての状況お
よび制御情報に加えて、デイスク２１４のデータ
表面２１４ａまたは２１４ｂから記憶されまたは
検索されているプロセスにあるデータの２つのセ
クタの最大量を保持する。 13ビツトアドレスバス４４９は、エツジコネク
タ３６５、BIOS ROM４２３と入力／出力チヤ
ンネルインターフエイス４１９との間を延び、か
つ８ビツトデータバスは、３状態バスドライバ４
２５を介してBIOS ROM４２３をインターフエ
イス４１９およびエツジコネクタ３６５と接続す
る。 データシーケンサ４１３ データシーケンサ４１３は、第１４図に示され
るように、７つの内部機能ブロツクを含むモノリ
シツク大規模集積回路である。これらのブロツク
は、レジスタ／制御論理ブロツク４６１を含む。
このブロツク４６１は、32の８ビツト内部制御レ
ジスタおよび関連する制御論理を含む。レジスタ
は、データ転送を制御するパラメータを初期設定
するために個々に書込まれてもよく、かつシーケ
ンサコマンド実行についての状況情報を得るため
にマイクロコンピユータ３８１によつて個々に読
出されてもよい。このブロツク４６１は、データ
ブロツクが取扱われるように、シリンダ、ヘツド
およびセクタ識別データ、状況などを記憶するデ
イスクアドレスレジスタを含む。マイクロコンピ
ユータ３８１は、これらのレジスタに書込むこと
によつて、シーケンサ４１３にコマンドを出す。 誤り訂正コード／循環冗長度チエツク論理ブロ
ツク４６３は、各セクタのデータおよび識別フイ
ールドにそれぞれ付加される、誤り訂正コード
（ECC）または循環冗長度チエツク（CRC）バイ
トを発生させかつチエツクする。このブロツクの
ため、標準CCITT16多項式CRCまたはプログラ
マブルECCのいずれかを用いることができる。
特定の多項式は、長さ64ビツトまでであつてもよ
く、かつレジスタ／制御ブロツク４６１に書込ま
れる値によつて初期設定時間で定められてもよ
い。 直並列変換ブロツク４６５のため、ホストから
の並列データはデイスクに対して直列化されるこ
とができる。この論理は、並列と直列データとの
間の必要なフオーマツト変換を実行する高速シフ
トレジスタで実現される。 上位インターフエイスブロツク４６７は、デー
タバス４４７を介して、シーケンサをバツフアメ
モリ４２１に接続する。DMAメモリ制御装置４
１７は、データがアドレスバス４４５を介して転
送されるべきバツフアメモリ４２１でアドレスを
提供する。 デイスクインターフエイスブロツク４６９は、
読取ゲート、書込ゲート、アドレスマークイネー
ブルなどのような制御信号を発生させかつ受ける
ような論理を提供し、かつまた、データセパレー
タ４１１および読出／書込回路４０９および４０
７を介して、デイスクへかつデイスクから直列デ
ータを通過させる。 マイクロプロセツサインターフエイス４７１の
ため、マイクロコンピユータ３８１は、シーケン
サ４１３の動作を制御しかつその状況をモニタす
るために、ブロツク４６１の内部制御レジスタを
読出しかつ書込むことができる。 外部ランダムアクセスメモリ４１５へのインタ
ーフエイス４７３は、アドレスバス４４１および
データバス４４３を介して、32フオーマツトパラ
メータレジスタをアクセスする。これらのフオー
マツトパラメータレジスタは、デイスク上の各デ
ータセクタ内のフイールドの大きさおよび内容を
特定する。各フイールドには２つのレジスタがあ
る。一方は、特定のフイールドのバイト数を特定
し、かつ他方は、そのフイールドに含まれる実際
の値を特定する。 モノリシツク集積回路、339N.バーナード ア
ベニユ、マウンテイン ビユー、カリフオルニア
94043（339N.Bernardo Ave.、Mountain View、
California94043）のサイエンテイフイツク マ
イクロシステム社（Scientific Microsystems、
Inc.）から入手可能な製品コードOMTI
PEM5050プログラマブルデータシーケンサは、
データシーケンサ４１３の現在好ましい構成であ
る。 データシーケンサ４１３の機能は、データが転
送されるべきトラツクの正確なセクタを位置決め
するために、データセパレータ４１１から来る直
列データストリームをモニタすることである。デ
ータ表面から入つてくるセクタアドレスが正しい
セクタ識別と対応するよう、シーケンサ４１３に
よつて一旦定められると、データ読出または書込
動作はそれから実行される。 読出動作の場合には、シーケンサは、正しく識
別されたデイスクセクタ（512バイト）からセク
タバツフア４２１までデータを転送し、そこでデ
ータはそれからインターフエイスを介してホスト
まで通過されてもよい。書込動作の場合には、シ
ーケンサは、書込経路を介して（セクタバツフア
４２１に記憶される）ホストから、かつ選択され
たデイスク表面２１４上の正しいトラツクの正し
く識別されたセクタのデータ領域へ512バイトの
データを転送する。 シーケンサ４１３は、これらの転送を１つのセ
クタとして実行するようにプログラムされる。マ
イクロコンピユータ３８１は、シーケンサが他の
コマンドを実行する前にその動作を完了するまで
待つている間、アクチユエータ３００をトラツク
上のサーボにコマンドする。一旦データのセクタ
の転送が完了されると、完了信号がシーケンサに
よつてマイクロコンピユータ３８１に送られる。
マイクロコンピユータ３８１は、それから、いか
なる誤りも生じていないことを確かめるために、
シーケンサ４１３内の状況レジスタをチエツクす
る。データ読出動作の場合には、マイクロコンピ
ユータ３８１は、そこから、メモリ制御装置４１
７をプログラムし、512バイトのデータをインタ
ーフエイス４１９を介してバツフア４２１からホ
ストに転送する。マイクロコンピユータ３８１
は、それから、その転送がうまく完了されるのを
待つている間、トラツク上でサーボを続ける。 メモリ制御装置４１７ メモリ制御装置４１７は、データシーケンサ４
１３とバツフアメモリ４２１との間の、かつバツ
フアメモリ４２１およびインターフエイス４１９
と上位コンピユータとの間のデータの流れを取扱
う低電力モノリシツク集積回路である。それは、
選択されたデータ表面２１４上に記憶されかつそ
れから検索されるユーザデータの512バイトブロ
ツクの転送を制御し、かつまたマイクロコンピユ
ータ３８１へのかつそれからのコマンドおよび状
況バイトの転送を制御する。基本的に、メモリ制
御装置４１７の機能は、アドレスバス４４５を介
してバツフアメモリ４２１に送られるアドレスを
発生させることである。それはまた、データブロ
ツクがバツフア４２１を介して動かされていると
き、ホストとサブシステム５との間の多重ブロツ
クデータ転送中、サービス要求コンテンシヨンを
解決する。 メモリ制御装置４１７の３つのチヤンネルはサ
ブシステム５によつて用いられ、かつワードカウ
ントレジスタおよびアドレスレジスタは、内部で
チヤンネルの各々に設けられる。マイクロコンピ
ユータ３８１は、そこからまたはそこへデータが
転送されるべきアドレス、転送されるべきバイト
数、および転送の方向で制御装置をプログラムす
る。それは、それから、制御装置４１７でロード
されるこれらのパラメータで、その転送を実行す
る。 第１５図は、メモリ制御装置４１７の構造の概
念図を述べる。メモリ制御装置４１７の内部で、
レジスタおよび制御論理ブロツク４７５は、各チ
ヤネルに対して書込および読出レジスタを含む。
書込レジスタは、データ転送を制御するパラメー
タを初期設定するために、個々に書込まれてもよ
い。読出レジスタは、データブロツク運動コマン
ド実行についての状況情報を得るために、使用可
能であり、かつマイクロコンピユータ３８１によ
つて個々に読出されてもよい。 アドレス発生器４７７は、アドレスバス４４５
を介して、アドレスをバツフアメモリ４２１に発
生させかつ出す。これらのアドレスは、転送され
るべきデータを、データシーケンス４１３を介し
てデイスクに、またはマイクロコンピユータ３８
１に、または入力／出力インターフエイス４１９
に位置決めする。ブロツク転送の場合には、アド
レス発生器４７７は、選択されたセクタに対する
データのブロツク全体が転送されるまで、アドレ
ス値をバツフア４２１の次の位置への点に自動的
にインクリメントするように動作する。 データシーケンサインターフエイス４７９は、
システム制御バス４３１を介して、レジスタおよ
び制御論理ブロツク４７５をデータシーケンサ４
１３の適当な制御線に接続する。 マイクロプロセツサインターフエイス４８１の
ため、マイクロコンピユータ３８１は、ブロツク
データ転送をモニタしかつ制御するために、状況
レジスタを読出し、かつ制御レジスタを書込むこ
とができる。メモリ制御装置４１７はまた、アド
レス／データバス４３５からプログラムメモリ３
８３のための（ラツチ）プログラムアドレスをデ
マルチプレクスするために用いられ、かつマイク
ロコンピユータ３８１の制御下で開始されるこれ
らのアドレスは、インターフエイス４８１および
アドレスバス４３９を介してプログラムメモリに
与えられる。 最後に、入力／出力インターフエース４８３の
ため、メモリ制御装置４１７は、入力／出力チヤ
ンネルインターフエイス４１９の動作を制御する
ことができる。 モノリシツク集積回路、399 N.バーナード
アベニユ、マウンテン ビユー、カリフオルニア
94043のサイエンテイフイツク マイクロシス
ム社から入手可能な製品コードOMTI PEM
5060 ４チヤンネルメモリ制御装置は、メモリ制
御装置４１７の現在の好ましい構成である。 メモリ制御装置４１７は、サブシステム５と上
位システムとの間で、情報、すなわちデータブロ
ツクおよびコマンドおよび状況バイトの両方の転
送を制御するためにプログラムされる。この点に
ついては、制御装置４１７は、データブロツクお
よび制御および状況バイトのインターフエイス４
１９を前後に横切る通過を、上位システムで取扱
いかつ調整する。一旦制御バイトのシーケンスが
ホストから受けられると、（典型的には６個の連
続するバイトが、サブシステムがそれに応答する
ようにプログラムされる４つの予め定められた論
理ポートの１つに送られる）、これらのバイトは、
それからマイクロコンピユータ３８１に転送され
る。 マイクロコンピユータ３８１とバツフアメモリ
４２１との間に直接データ経路はない。マイクロ
コンピユータ３８１がコマンドバイトを受け、か
つバツフアメモリ４２１を介して状況バイトをホ
ストに送り出すために、そのようなバイトがデー
タシーケンサ４１３を介して通過することが必要
である。バイトをバツフアメモリ４２１に書込む
ために、マイクロコンピユータ３８１は、バイト
が書込まれるべきバツフア４２１のアドレスに書
込むメモリ制御装置４１７の第３チヤンネルをセ
ツトアツプする。それから、マイクロコンピユー
タ３８１は、データシーケンサ４１３内のレジス
タアドレスにバイトを書込み、かつバイトは、そ
の後すぐに、シーケンサ４１３および制御装置４
１７の調整された自動作用によつて、１つのバツ
フアアドレスに自動的に転送される。類似の、し
かし２ステツプの手順が、１バイトのデータをバ
ツフア４２１からマイクロコンピユータ３８１の
内部ランダムアクセスメモリへ移動させるために
続けられる。先取りは、マイクロコンピユータ３
８１によつて制御装置４１７をセツトアツプした
後用いられ、第１バイトをシーケンサ４１３へ置
く。取出しは、そのバイトをシーケンサからプロ
セツサの内部ランダムアクセスメモリへ移動させ
るためにそれから用いられる。取出しは、それか
ら、シーケンスの残りのバイトすべてを転送する
ために用いられる。 メモリ制御装置４１７は、バイトごとのハンド
シエークで、ホストへ前後にデータを移動させ
る。一旦通常512バイトのセクタ量であるデータ
のブロツクがうまく通過したら、転送の完了は、
マイクロコンピユータ３８１に信号で伝えられ
る。 上位コンピユータは、通常、直接メモリアクセ
スで、サブシステム５からかつそれへのデータブ
ロツク転送を取扱い、６コマンドバイトがサブシ
ステム５へ通過された後、上位中央演算処理装置
（CPU）は、データバスを廃棄し、かつデータ
は、上位メモリ制御装置の制御下でホストの活動
状態のメモリへ直接転送される。バイトごとのデ
ータ転送は、プログラムされた入力／出力で、記
憶サブシステム５とコマンドおよび状況バイトの
ためのホストとの間で用いられ、そのようなバイ
トは、ホストのアキユムレータレジスタを介して
通過する。そのような転送は、データブロツクの
ために用いられてもよいが、はるかに多く時間が
かかり、かつ剛体デイスクデータ記憶装置と通常
関連する速度利点を非常に損なう。 入力／出力チヤンネルインターフエイス４１９ 入力／出力チヤンネルインターフエイス４１９
は、特種目的の低電力VLSIモノリシツク回路と
して構成される。この回路４１９は、制御装置エ
レメント４１３，４１７，３８１およびウインチ
エスターデイスクサブシステム５の関連する回路
構成を、選択された上位コンピユータ、たとえば
IBMパーソナルコンピユータtmの入力／出力チ
ヤンネルバスにインターフエイスするのに必要な
回路構成のすべてを提供する。回路４１９は、バ
ツフアされたデータ経路を上位入力／出力チヤン
ネルに提供し、かつ８つの上位入力／出力アドレ
スポートへアクセスするためのアドレスデコーデ
イング、バス４４９および４５１を介して外部
BIOSメモリ４２３へアクセスするためのアドレ
スデコーデイング、および上位バス割込および
BMA転送を制御するための回路構成を提供す
る。 第１６図に見られるように、回路４１９は、８
つの入力／出力ポート：４つの書込ポートおよび
４つの読出ポート（その３つだけが用いられる）
を選択することができるように、上位Ｉ／Ｏチヤ
ンネルからアドレス線Ａ０−Ａ９をデコードする
ポートアドレスデコードブロツク４８５を含む。
２つのユーザがアクセス可能なアドレス選択入力
ピン−CNTAおよび−CNPBは、その上位パー
ソナルコンピユータの多重記憶サブシステム５を
使用することができるように、ホストの入力／出
力ポートのアドレス範囲を変えるように設けられ
る。 BIOSメモリアドレスデコードブロツク４８７
は、Ｉ／Ｏチヤンネルからアドレス線Ａ１３ない
しＡ１９をデコードし、外部BIOSメモリ４２３
を読出すことができるROM選択信号−
ROMSELを与える。アドレス選択入力ピン−
RADRは、BIOSメモリ４２３のアドレス範囲を
変化させるために設けられる。入力ピン−
ROMDISはまた、BIOSアドレスのデコーデイン
グを完全に不能にするために設けられる。 制御論理ブロツク４８９は、上位入力／出力ポ
ートレジスタの読出および書込を制御する論理回
路構成、ホストへのかつホストからのデータブロ
ツク転送、およびホストに送られる割込を含む。
このブロツクは、ホストがコマンドの完了が介入
されるか、かつまたホストへのデータの転送が上
位メモリおよび制御装置を介して直接メモリアク
セスによるかどうかを制御する２つの内部フリツ
プフロツプを含む。これらのビツトは、制御論理
ブロツクの書込ポートの一方へホストによつて書
込まれる制御語のビツトD0およびD1によつてセ
ツトされ、かつ割込要求線IRQ、およびホストへ
延びるデータメモリ要求線DRQ上の論理レベル
を制御する。データ肯定応答信号−DACKは、
ホストから制御論理ブロツク４８９へ受けられ、
データバイトを受取つたことを示し、かつそれに
よつてホストが他のデータバイトを受ける準備が
できていることを信号で知らせる。 ３：１多重／ドライバブロツク４９１のため、
３つの異なる上位入力／出力読出ポートの１つ
は、ホストによつて上位入力／出力チヤンネル上
で読出されることができる。これらのポートは、
バス４４７上のデータをバツフアメモリ４２１か
らラツチさせ、かつバイトごとのハンドシエーク
でブロツク４９１およびデータバス４５１を介し
てホストにデータを出す出力データバツフア４９
３（ポート０）を含む。多重／ドライバブロツク
４９１はまた、その上に、入力／出力回路４１９
の内部の様々な制御信号の状態をホストに示す制
御論理４８９に位置決めされるハードウエア状況
レジスタ（ポート１）、およびまた制御論理４８
９内の駆動タイプレジスタ（ポート２）を選択
し、そのため上位コンピユータは用いられている
デイスク駆動機構のタイプを特定する４つの入力
の値を読出すことができる。第４読出ポート（ポ
ート３）は使用可能であるが、それはサブシステ
ム５によつて用いられない。入力データバツフア
４９５は、バイトごとのハンドシエーク転送で、
バス４５１上のデータをホストからラツチさせ、
かつバス４４７上のバツフアメモリ４２１にデー
タを出す。 サーボ回路３８５ 低電力モノリシツクアナログデイジタル集積回
路３８５は、アナログデイジタルサーボ回路に設
けられる。その内部構築は、第１７図に描かれ
る。このチツプ３８５は、デイジタルアナログ変
換を実行するのに必要とされる回路構成を含み、
トラツク追従およびシーク動作のために制御電流
をアクチユエータ電源ドライバ５１９，５２１に
与える。サーボ回路３８５はまた、ヘツド３２０
または３２２がサーボバーストを読出すとき、読
出信号がトラツク起点マーカ３９９にすぐ追従し
て、ピーク検出機能を果たす。ピーク検出機能の
ため、マイクロコンピユータ３８１は、放射状に
ずれ、時間をずらされたサーボバーストからトラ
ツク中心線情報を定めることができる。 サーボ機能は、移動しているアクチユエータア
センブリ３００のロータコイル３０８を介してア
ナログ直流を送ることによつて実行される。コイ
ルを介して通過する電流の方向（極性）は、デイ
スク上で放射状に内向きであろうと外向きであろ
うと、ヘツド運動の方向を定める。ヘツドアクチ
ユエータアセンブリ３００の電磁運動は、光学エ
ンコーダアセンブリ１００によつてかつ読出およ
び書込チヤンネルを介して１つのサーボセクタ１
０１から導かれる微位置情報によつて発生される
粗位置情報をモニタするマイクロコンピユータ３
８１によつて制御される。 第１７図は、マイクロコンピユータ３８１の環
境内のサーボ回路３８５、光学エンコーダ１０
０、およびロータコイル３０８の回路構成を図解
する。 マイクロコンピユータ３８１から８ビツトサー
ボデータバス４３３で開始すると、デイジタルデ
ータは、８ビツトデイジタルアナログ変換器５０
１に入る。デイジタルアナログ変換器は、スイツ
チコンデンサ設計であり、かつ線５０３上に供給
される10MHzクロツク信号を用いる。DAC５０
１からのアナログ出力は、演算増幅器DACバツ
フア５０５でバツフアされ、かつそれから、サー
ボ増幅器５０９に追従する内部トラツクと結合し
てサーボループ位相補償を提供する外部位相進み
フイルタ５０７を介して通過する。サーボオフコ
ントロール線５１７を介してマイクロコンピユー
タ３８１からの信号に応答して動作するスイツチ
ング回路５１３のため、電流は、マイクロコンピ
ユータ３８１の制御下でロータコイル３０８から
完全に除去されることができる。 外部ドライバ増幅器５１９および５２１は、コ
イル３０８を介して電流を駆動するために用いら
れる。増幅器５０９の電圧出力は、増幅器５１９
の反転していない入力に直接印加され、かつ２：
１の抵抗比率を有する抵抗器を備える分圧回路網
の一方の端部に印加される。回路網の共通の接続
点は、増幅器５２１の反転していない入力に接続
される。回路網はまた、その他方の下方抵抗端部
で、6V基準電圧に接続され、そのため増幅器５
１９に出される3Vと9Vとの間の実際の電圧は、
それが増幅器５２１の入力に達するとき、基準電
圧について比例される。 たとえば3Vの電位が増幅器５１９に印加され
るとき、3Vがその出力に現われる。同時に、4V
の電位は、増幅器５２１の入力および出力に現わ
れる。1Vの差は、それから10Ωの感知抵抗器５
２３に現われる。10Ω抵抗器５２３にかかる1V
の降下は、第１７図の上から下までロータコイル
３０８を介し通過する100ミリアンペアの電流の
流れを生じさせ、かつそれによつて電流の流れは
アクチユエータアセンブリ３００を動かす。増幅
器５１９の入力での電圧がたとえば9Vであると
き、8Vのみが増幅器５２１に現われ、それによ
つて流れと反対方向に100ミリアンペアの電流が
生じる。 抵抗器５２３にかかる電圧降下は、その反転し
ている入力で、増幅器５１９および５２１のいず
れによつても検出され、かつ反転していない入力
に印加される制御電圧と結合して、コイル３０８
を介して通過する電流の大きさおよび方向を制御
するために用いられる。駆動増幅器５１９，５２
１は、電流の流れのどちらかの方向に、ほぼ100
ミリアンペアの最大量をコイル３０８に供給す
る。 光学エンコーダサブアセンブリ１００の２つの
電流−電圧変換器５２５および５２７は、光で誘
導された相電流Ｐ１およびＰ２をアナログ電圧に
変換する。これらの変換器５２５および５２７
（第１８図ではＵ１ＡおよびＵ１Ｂ）からの出力
は、第１１図および第１７図の両方に示されるよ
うに、マイクロコンピユータ３８１のアナログデ
イジタル変換ポートへ入り、かつまたサーボ回路
３８５へ入る。回路３８５の２つの比較器５２
９，５３１は、P1およびP2電圧をモニタし、か
つ、また回路３８５の内部の２つの反転している
増幅器５３３，５３５を介してマイクロコンピユ
ータに戻されるデイジタルトラツク交差信号を発
生させる。デイジタルトラツク交差信号を発生さ
せることによつて、マイクロコンピユータ３８１
は、それがまずＰ１およびＰ２信号をデイジタル
値に変換しなければならない場合より効果的に、
トラツクシーク動作中、粗ヘツド位置をモニタす
ることができる。 電圧基準エレメント５３７は、第１０図に示さ
れるように、基準電圧をチツプ３８５内の回路エ
レメントの適当な接続点に与える。6Vバツフア
５３８は、基準6Vを、DACバツフア５０５の
各々に、かつサーボ増幅器５０９に与える。6V
基準のため、DACは、２５６の等しいインクリ
メントについて3Vと9Vとの間の範囲で、その出
力が変えられることができる。 光学エンコーダアセンブリ１００からの5Vツ
エナー基準は、マイクロコンピユータ３８１内の
アナログデイジタル回路の基準電圧入力Verfへ
置かれる前に、バツフア増幅器５３９および外部
トランジスタ５４１を介して通過する。エンコー
ダ１００からのツエナー電圧が温度変化でドリフ
トするとき、これらの小さい変化はまた、マイク
ロコンピユータ３８１のデイジタルアナログ変換
器によつて追跡される。 アナログサーボチツプ３８５は、主として12ボ
ルト電源で働き、一方マイクロコンピユータ３８
１は、5V電源で働く。比較器回路５４３は、サ
ーボチツプ３８５内の5Vバスをモニタする。5V
基準がチツプ３８５で失われれば、比較器５４３
はバツフア５３９を遮断し、それによつてマイク
ロコンピユー３８１が損傷されるのを防ぐ。とい
うのはVrefポートは接地電位に強制されるから
である。マイクロコンピユータ３８１に直接導く
サーボ回路３８５の出力のすべては、オープンコ
レクタでありまたは出力保護され、そのためマイ
クロコンピユータ３８１はそれによつてチツプ３
８５またはそのエメレントのいずれかの故障から
防がれるということを、この点について注目しな
ければならない。 チツプ３８５はまた、１個のサーボセクタ４０
１に予め記録されるセクタサーボバーストを受け
るために、読出／書込チヤンネルに直接接続され
る検出器増幅器５４５を含む。読出／書込チヤン
ネルのピーク電圧レベルは、増幅器５４５によつ
て、増幅器５４５の出力によつて駆動されるマイ
クロコンピユータ３８１のアナログデイジタル変
換入力ポートAD３により適するレベルに翻訳さ
れる。 データセパレータ４１１ データセパレータエレメント４１１は、好まし
くはモノリシツク集積回路、たとえば399 N.バ
ーナー アベニユ、マウンテイン ビユー、カリ
フオルニア 94043のサイエンテイフイツク マ
イクロシステム社から入手可能なタイプOMTI
20527として形成されるが、第１９図に描かれる。
データセパレータ４１１は３つの機能を果たす。 第１に、データセパレータ４１１は、データフ
オーマツトに対するヘツド位置を定める。このタ
スクは、読出動作が開始されるとき識別されるこ
とができる、一般にアドレスマークパターンと呼
ばれる、データ表面２１４上の特殊なパターンを
書込むことによつて達成される。セパレータ回路
４１１は、各データトラツクをフオーマツト化し
ている間、アドレスマークパターンを発生させか
つ書込み、かつ読出動作が始められるときアドレ
スマークを識別する。 第２に、データセパレータ４１１は、デイスク
データ表面上のビツトセル境界を規定する。この
タスクは、位相ロツク発振器（PLO）によつて
達成される。PLOは、ビツトセル境界がフオー
マツト化されたデータトラツクに存在するとき、
それを正確に規定するデータクロツク信号を構成
する。本質的に、デイスク速度の分変動を平均化
するための慣性を有するフライホイール発振器、
つまりPLOは、各データ読出動作全体を通じて、
データクロツク信号の位相および周波数を絶えず
更新する。 第３に、データセパレータは、時期記録現象に
特有の制約のため、直列の磁束遷移として、非ゼ
ロ復帰（NRZ）データを、媒体上で記録される
のにより適するフオーマツトにコード化しかつデ
コードする。１つの適当なフオーマツトは2.7コ
ードであり、かつデータセパレータ４１１はコー
ド変換を取扱う。 第１９図に示されるように、モノリシツクデー
タセパレータ回路４１１は、同期フイールド修飾
子回路５５１を含む。この回路５５１は、読出エ
レクトロニクス４０９から入つてくるパルスの周
波数を検査する。回路５５１の出力は、入つてく
るパルスの周波数に依存して、論理１または０で
ある。たとえば、パルスが204ナノ秒より少ない
または602ナノ秒より大きい時間だけ分離されれ
ば、出力はローになる。パルスが300ナノ秒より
大きいおよび429ナノ秒より小さい時間だけ分離
されれば、出力はハイとなり、同期フイールドが
生データストリームに妥当に存在することを示
す。同期フイールドが妥当である場合のみ、
PLOは入つてくるデータ上にロツクされること
が可能である。 この回路５５１はまた、読出シーケンスをリセ
ツトするために用いられる。アドレスマークの探
索は、同期フイールドが８バイトのデータに対し
て妥当でなくなるまで開始されることができな
い。同期フイールドが零に降下する場合のみ、読
出シーケンスが進行する。連続８バイトが受けら
れる前にそれが行なわれれば、読出シーケンスは
自動的にリセツトされる。この機構は、書込スプ
ライスから保護する。たとえば、33の16進値を有
するデータは、800ナノ秒ごとに１パルスをコー
ド化し、そのため同期フイールドを強制的にロー
にする。16進33のフイールドは、フオーマツトの
５バイトフイールドのどちらかの側で読出され、
そこで書込スプライスが生じることがある。この
ため、書込スプライスに入りかつそれから出る
と、読出シーケンスは強制的にリセツトされる。
これは重要である。というのはある時間にわたつ
て、書込スプライスは、16進FFデータおよびア
ドレスマークを含むいかなるパターンのデータに
もなることができるからである。しかしながら、
５バイトより大きい正しいシーケンスを作り、か
つ書込スプライスのどちらかの側で読出シーケン
スを強制的にリセツトすることによつて、誤りア
ドレスマークは発生されることができない。 読出制御回路５３３は、データトランスデユー
サヘツド３２０，３２２が、読出されるトラツク
のデータフオーマツトに対してどこに位置決めさ
れるか知るための、かつPLOをデイスクデータ
にロツクするための１つの機構が提供される。制
御回路５５３は、４ビツト非同期カウンタ、３状
態保持フリツプフロツプ、および様々なデコーデ
イング論理を含む。ロツク・ツー・データ
（LTD）信号は、強制的にPLOを、読出チヤンネ
ル４０９から来る読出生（RD RAD）パルスに
位相ロツクする。ビツト同期（BISTY）信号の
ため、検出器は正しいデコーデイングのために、
入つてくるコード化されたビツトをブロツクす
る。アドレスマークサーチ（SAM）信号のため、
他のステートマシーン５５５は、アドレスマーク
が正しい瞬間にデイスク上に存在するかどうかを
定めることができる。適当な作用は、それから
SAM回路５５５によつて行なわれる。 位相ロツク発振器５５７は、読出動作中、ビツ
トセル境界がフオーマツト化されたデイスク上に
存在するとき、それらを規定する。PLO５５７
は、位相比較器、フイルタ、および電圧制御発振
器（VCO）を備える。位相比較器は、データ表
面９７から読出されたコード化されたデータの位
相をVCO信号と比較する。それは、それから、
そのデユーテイサイクルが２つの信号間の位相差
に比例するＩ SRC SNKを介して電流を供給
する。フイルタは、位相ロツクループに位相補強
を提供するために、Ｉ SRC SNK信号の高周
波数コンポーネントを減衰するために、かつ電流
を電圧に変換するために外部受動コンポーネント
を必要とする。VCOは、デコードマシーンに、
生データと同じ位相のビツトレートクロツクを与
える電圧周波数変換器である。周波数は、フイル
タされたＩ SRC SNK信号によつて定められ
る。 ひとまとめにして考えられるデコードマシーン
５５９およびビツト同期論理ブロツク５６１は、
データセパレータの中心部である。それらはコー
ド化されたデータ、たとえば2.7コードフオーマ
ツト、または他の適当なフオーマツトを、読出チ
ヤンネル４０９から取り入れ、そのようなデータ
をデコードし、かつそれを読出クロツクRD
CLK信号と位相ロツクするNRZデータとして出
す。どのNRZデータビツトに対しても２つのコ
ードビツトがあり、かつそのコードビツトは、デ
コードされる前に、正しくともにブロツクされな
ければならない。ビツト同期論理ブロツク５６１
は、読出制御回路５５３によつて発生される妥当
なビツト同期信号（BITSY）に応答して、コー
ド化されたビツトの正しいブロツキングを定め
る。 読出アドレスマーク状態マシーン５６３は、ア
ドレスマークイネーブル信号AM ENABLEに
関連する特定の時間で、書込アドレスマーク信号
（WAM）を発生させる。WAM信号は、２つの
隣接するコードビツトを反転するために用いられ
る。これは使用される特定のコードのエンコーデ
イング規則のため、データの正しくコード化され
たバイトを、コード化論理によつて発生されない
特有のパターンに変える。このパターンはアドレ
スマークとして役立つ。 コード化マシーン５６５は、データシーケンス
４１３からのNRZデータを、それが2.7コードで
あろうと他の満足なコードであろうと、選択され
たエンコーデイング方法に従つて、コード化され
たデータに変換する。エンコーデイング動作は、
書込ゲート線（WRT GATE）が能動化される
ときはいつでも実行される。書込アドレスマーク
信号WAMが主張されると、コードビツトは反転
される。コードビツトは、データシーケンサ４１
３から与えられる基準クロツク信号REF
CLOCKに同期される。 クロツク発生おび多重化回路５６７は、書込基
準クロツクWREFCLK信号を発生させるために、
基準クロツク信号を２で割るのに必要とされる回
路構成を含む。この信号は、マシーン５６５のエ
ンコーデイング動作のために必要である。回路５
６７のマルチプレクサは、データシーケンサ４１
３へ進む読出基準クロツク出力RD REF CLK
へ２つの入力の一方を進める。読出動作中、（ビ
ツト同期論理ブロツク５６１によつて出される
NRZデータと同期する）読出クロツク信号RD
CLKは、それをNRZデータストリームと同期さ
せるために、データシーケンサ４１３へ通過され
る。 テスト論理ブロツク５６９のため、特殊なテス
トがデータセパレータチツプ４１１上で実行され
ることができる。そのようなテストは、PLO５
５７のループパラメータを測定するためにLTD
線をハイに保持することを含む。また、データ
は、ウインドーマージン試験を行なうために、ビ
ツトセルに関してデイスクから遅延されてもよ
い。かつ２つの内部信号間の時間遅れは、位相比
較フリツプフロツプ上でセツトアツプ時間を最適
化するために変えられてもよい。 デイスクフオーマツト サブシステム５のためのフオーマツト配置は、
第２０図に描かれる。そこには、18の同一セクタ
が設けられ、これらのセクタはインデツクスマー
ク３９９、およびウエツジサーボバーストおよび
インデツクスドリフトのための許容限界領域を含
むポスト−インデツスギヤツプに続く。IDプリ
アンブルは、12バイトの16進FFデータを含む。
その目的は、データシーケンサ４１３がIDデー
タフイールドを読出す前にPLO５５７を同期す
ることである。16進FFパターンは、１バイト繰
返しパターンの最も高い周波数読出パルスを提供
するので用いられる。その長さは、PLOをロツ
クする前に２バイトのPLO同期検出、５バイト
のPLO同期時間、１バイトの位相セツト時間、
および４バイトのマージンを考慮に入れる。 ID同期バイト（ID SYNC BYTE）は、各セ
クタのための一アドレスマークバイトである。そ
れは、別な方法ではエンコーデイングマシーン５
６５によつて実行されるエンコーデイング規則を
破ることによつて独特にされる。結果として生じ
る独特なパターンは、特定のセクタIDを有効に
するために、データシーケンサ４１３によつて公
知であり、読出され、かつチエツクされる。 IDマーカバイト（ID MARKER BYTE）は、
データマーカバイトと異なるようにのみ選択され
る１バイトの16進FEデータである。データシー
ケンサ４１３は、セクタIDデータフイールドが
まさに読出そうとしていると定めるために、この
バイトを用いる。 IDデータフイールドは、シリンダハイ、シリ
ンダロー、ヘツドおよびセクタの形でセクタアド
レスを保持する４バイトを含む。 CRC情報の２バイトのID ECCフイールドは、
セクタアドレスの妥当生をチエツクするために、
シーケンサ４１３によつて用いられる。 16進33データの３バイトフイールドIDポスタ
ンブル（ID POSTAMBLE）は、ID ECCフイ
ールドの最後のビツトが読出される時間中、
PLOから安定読出クロツクを保証するために与
えられ、デコーダ５５９によつてデコードされ、
シーケンサ４１３に通過される。 データプレアンブル（DATA PREAMBLE）
フイールドは、IDプレアンブルフイールドを重
複し、かつその目的は、データフイールドを読出
す前にPLOを同期することである。 データ同期バイト（DATA SYNC BYTE）
は、データフイールドに対して、IDデータフイ
ールドに対してIDデータ同期バイトによつて適
えられたのと同じ目的に適う。 データマーカバイト（DATA MARKER
BYTE）は、データフイールドがまさに読出さ
れようとしていると定めるために、データシーケ
ンサ１１３によつて用いられる１バイトの16進
F8である。 データフイールド（DATA FIELD）。このフ
イールドは、512バイトのユーザデータのブロツ
クを記憶するためである。それは、最初、トラツ
クフオーマツト動作中、16進33データで記録され
る。 データECCは、データ誤り訂正コードのため
の６バイトフイールドである。 データポスタンブル（DATA
POSTAMBLE）は、16進33データの３バイトフ
イールドであり、かつECCの最後のビツトがシ
ーケンサ４１３に読出され、デコードされ、かつ
通過される期間中、PLOからの安定読出クロツ
クを保証する。 インターセクタギヤツプ（INTERSECTOR
GAP）は、３つの機能的に別個の部分を含む16
進33データの10バイトフイールドである。３バイ
ト書込更新フイールドは、データプレアンブルお
よびデータフイールドがフオーマツト動作と書込
更新動作との間の３バイトまでだけトラツクを動
かすことを考慮する。このシフトは、データフオ
ーマツトコード化およびデコード遅延、１バイト
のシーケンサ遅延、および多数の１ビツト再同期
遅延によつて説明される。５バイト速度許容限界
ギヤツプは、スピンドルモータ２０２の±0.4％
の粗度変化がトラツクフオーマツト動作と書込更
新動作（a0.8％最大差）との間で調整されること
を考慮する。最後に、２バイトパツドは、次のセ
クタのIDプレアンブルの前に、少なくとも２バ
イトの16進33データを保証する。これは、強制的
にPLO同期フイールド検出器に、たとえアドレ
スマークサーチシーケンスが速度許容限界フイー
ルドで書込スプライスからPLO同期データを誤
つて検出したとしても、それを再始動させる。 プレインデツクスギヤツプ（PREINDEX
GAP）は、公称スピンドルモータ速度で16進33
データの43バイトフイールドである。その目的
は、トラツクフオーマツト化中モータ速度変化を
考慮することである。0.4％までの超過速度が考
慮されてもよい。 制御ソフトウエア マイクロコンピユータ３８１は、本質的に、割
込駆動モードで動作する。内部割込要求フラグを
セツトするために、マイクロコンピユータ３８１
へのいくつかの入力がある。すべての割込は、サ
ブシステム５がコマンド実行中失われる（停止さ
れる）ことがあれば、そのサブシステム５をリセ
ツトするために、上位動作システム（ポート１へ
の書込）によつて動作されてもよいマスク不可能
な割込線を除いて、ソフトウエアマスク可能であ
る。上位リセツト動作は、BAR NMIポート、
ピン２５を介してフラグを立てられる。すべての
他の上位コマンドは、ポートＣのビツト位置３
（BAR INT2、ピン20）を介してフラグを立てら
れ、より高い優先順位を有するタスクが実行の臨
界的な位相にある場合ソフトウエアマスクされて
もよい割込によつて開始される。 ソフトウエア実行の３つの主位相：初期設定、
主ループ、およびコマンド実行がある。パワーオ
ンでの（またはNMIホストリセツトコマンドで
の）初期設定位相が、データシーケンサ４１３、
メモリ制御器４１７、ならびにヘツドおよびデイ
スクアセンブリサーボシステムの正しい動作のた
めに必要とされる初期値またはデイフオルト値
で、制御レジスタのすべてをリセツトしかつ／ま
たはプリロードする。マイクロコンピユータ３８
１内の動作パラメータレジスタはまた、初期値ま
たはデイフオルトパラメータでクリアされかつセ
ツトされる。サブシステム５が一旦セツトアツプ
されると、マイクロコンピユータ３８１は、零を
トラツキングしようとし、かつ主ループに入る。 主ループは、本質的に、現状を維持するための
アイドルモードである。マイクロコンピユータ３
８１によつて発生されるサーボ値に追従するトラ
ツクは、デイジタルアナログ変換器５０１によつ
てアナログ電圧へラツチされかつ変換され、かつ
ヘツド３２０，３２２をトラツク上にセンタリン
グされた状態に保持するためにロータコイル３０
８を介して通過する電流に変換される。位相バイ
トは、P1，P2，PAR P1かBAR P2かのどちら
の位相がオントラツクをサーボするために用いら
れるかを選択する。（直角位相であるP1およびP2
は、４つの隣接するトラツク位置および境界を論
理的に規定する）。主ループでは、マイクロコン
ピユータ３８１は、選択された位相信号のまわり
に密なオントラツクサーボループを生じさせる。
選択された位相はデイジタル化されかつ読出さ
れ、かつサーボループはほぼ90マイクロ秒ごとに
更新される。アナログデイジタル変換プロセス
は、ほぼ48マイクロ秒を必要とし、かつデイジタ
ル処理および更新は90マイクロ秒、すなわち主ル
ープ実行のための所要時間のリセツトを必要とす
る。サーボに追従するトラツクのこの更新は、割
込が生じるまで繰返し続く。サブシステム３１の
有効寿命のほぼ95％が主ループを実行する際に費
されると期待される。 ３つの主要な割込があり、それによつてマイク
ロコンピユータ３８１は主ループから出ていく。
第１の割込は、デイスク２１４の１回転ごとに１
度生じるインデツクス割込である。サーボウエツ
ジ４０１の予め記録されたＡおよびＢバーストは
順次読出され、かつピーク振幅は、マイクロコン
ピユータ３８１内のアナログデイジタル変換器を
介してサンプリングされる。２つの増幅値が比較
され、かつ差の値は、デイジタルアナログ変換器
５０１に送られる訂正値を導くために、光学エン
コーダからのデイジタル化された選択位相値と組
合される誤り訂正値を与えるために計算で用いら
れる。インデツクスでのサーボルーチンの完了
で、マイクロコンピユータ３８１は主ループに戻
る。 他の割込みは、サブシステム５が他の上位コマ
ンドに応答しない場合にホストの動作システムに
よつて発生されるホストからのリセツト動作であ
る。リセツト動作は、サブシステム５にハードウ
エア割込を生じさせ、かつそれを強制的に再び初
期設定させる。この態様で、マイクロコンピユー
タ３８１がコマンドを実行する際にシーケンスか
ら出れば、可能であれば誤り回復が達成される。 第３割込は、上位コンピユータが上位コマンド
をサブシステム５に送るとき、上位コンピユータ
によつて発生される選択割込である。マイクロコ
ンピユータ３８１によつて受けられる各コマンド
は、妥当なコマンドのテーブルと比較される。突
き合わせが生じるとき、テーブルは、アドレス
に、プログラムメモリ３８３で、ホストから受け
られる特定の妥当なコマンドに対応するコマンド
実行ルーチンを与える。いかなる突き合わせも生
じなければ、コマンドは、妥当でないとして拒絶
される。通常、コマンドが受けられるとき、マイ
クロコンピユータ３８１は割込まれ、かつジヤン
プされ、かつ特定のコマンドに対してコマンドル
ーチンを実行し始める。コマンドが完了すると、
マイクロコンピユータ３８１は主ループに戻る。 タイマ割込は、実行されるシーク動作中、シー
ク動作を必要とする選択割込に応答して150マイ
クロ秒ごとに生じる。 サブシステム５に与えられてもよい多数の上位
コマンドがある。次の上位コマンドは、有効なデ
ータ記憶および検索動作を実行するために、サブ
システム５にホストによつて送られそうなコマン
ドのタイプを表わす。 サブシステム５が他のコマンドを受ける準備が
できているかどうかを見るために、またはサブシ
ステム５がたとえばシークしているかまたはそう
でなければ無効であるかどうかを見るためにチエ
ツクされるテスト駆動レデイ（TEST DRIVE
READY）。サブシステム５は、それが準備がで
きていない場合、誤りメツセージをホストに出
す。 サブシステム５の電流状況を特徴づける４バイ
トのセンスブロツクを送るために呼出されるリク
エストセンス状況（REQUEST SENSE
STATUS）。このコマンドは、４バイトを転送
するためにサブシステム５がセツトアツプされる
ことを要求する。バイトは、バツフア４２１に置
かれ、かつそれからインターフエイス４１９を介
してホストに送られる。マイクロコンピユータ３
８１は、コマンド完了として上位信号が受取られ
るまで待つ。誤り状態は、このコマンドに応答し
て、ホストに送られる。 読出エラー長（READ ERROR LENGTH）。
このコマンドは、ホストに１バイトバースト長の
最後のECC誤りを送る。それは、バツフアを介
する１バイト転送のためのセツアツプを必要とす
る。 初期設定駆動特定（INITIALLZE DRIVE
CHARACTERISTICS）。このコマンドのため、
ホストはサブシステム５の特性を初期設定するこ
とができる。メモリ制御装置４１７は、バツフア
４２１を介してホストから、かつマイクロコンピ
ユータ３８１の内部RAMへ、８バイトのデータ
を転送するためにセツトアツプされる。この情報
は、最大数のシリンダ（トラツク位置）およびヘ
ツドを含む。また、最大ECCデータバースト長
が記憶される。 フオーマツトトラツク（FORMAT
TRACK）。このコマンドのため、ホストは１つ
のトラツクをフオーマツト化することができる。
トラツクアドレスは、それが合法的であることを
確かめにためにチエツクされ、シーケンサ４１３
はフオーマツト化するためにセツトアツプされ、
フオーマツトトラツクコマンドはシーケンサに送
られ、かつ「バンプ検出」機能はフオーマツト化
動作全体を通じてモニタされる。（バンプ検出ル
ーチンは、物理インパルスがサブシステム５に振
動を与えているかどうかを検出するために用いら
れ、それによつてヘツドはトラツク中心線整列か
ら離れて移動する。このルーチンは、光学エンコ
ーダ１００によつて出力される選択されたサーボ
位相を、フオーマツト動作中、できるだけ密に
（75マイクロ秒ループ）モニタすることを要求す
る。バンプが検出されれば、１つのトラツクフオ
ーマツト動作は自動的に繰返される。 フオーマツト駆動（FORMAT DRIVE）。こ
のコマンドは、サブシステム５の上位アクセス可
能な記憶容量のすべてをフオーマツト化するため
に、ホストによつて呼出される。それは、データ
トラツクのすべてに対してフオーマツトトラツク
コマンドを実行し、コマンドで特定化されるトラ
ツクで始め、かつトラツク６１１を介して続く。 読取データ（READ DATA）。このコマンド
のため、ホストは１つ以上の特定化された数のセ
クタからデータを受けることができる。合法的な
始動アドレスがチエツクされる。それから、アク
チユエータ３００は現在のトラツク位置からター
ゲツトまたは行先トラツクにヘツドトランスデユ
ーサを移動させるようにコマンドされる。シーク
後、メモリ制御装置４１７およびデータシーケン
サ４１３は、行先トラツクでの動作のためにセツ
トアツプされ、かつコマンドバイトは、データ転
送動作を開始するためにシーケンスに送られる。
マイクロコンピユータ３８１は、シーケンサ４１
３が行先トラツクで正しいセクタを読出すのを終
えるまで待つ。誤りはチエツクされ、かつマイク
コンピユータ３８１は、上位メモリチヤンネルが
コマンドされたデータを受ける準備ができるまで
待つ。ホストへの転送プロセスは、それから、メ
モリ制御装置４１７で初期設定され、かつホスト
への転送が実行される。 ホストへ転送されるべき付加的なセクタがあれ
ば、次のアドレスは、発生され、かつシーケンサ
にロードされ、かつそのシーケンサはそれから再
始動される。このプロセスは、データのすべてが
ホストに転送されるまで続く。動作が、隣接する
トラツクのセクタへ近接することを要求すれば、
自動の１つのトラツクステツピング（およびヘツ
ドスイツチング）が、マイクロコンピユータ３８
１によつて適当な時間でコマンドされる。すべて
のセクタが転送されたとき、コマンドは完了さ
れ、かつマイコロコンピユータはコマンド完了を
ホストに信号で知られる。 書込データ（WRITE DATA）。このコマンド
は、データがインターフエイス４１９上のホスト
からかつバツフアメモリ４２１を介して受けられ
ることを除いては、読出コマンドについて追従さ
れたのと同じステツプの進行に追従する。マイク
ロコンピユータ３８１は、選択されたヘツドを正
しいトラツク位置へ移動させる。データの第１ブ
ロツクは、ホストからセクタバツフア４２１へ転
送される。シーケンサ４１３は、セクタヘツダを
読出し始める。正しいセクタが位置決めされると
き、シーケンサは、書込チヤンネルを介してバツ
フア４２１からデータを転送し、そのためデータ
はセクタのデータ領域の正しい時間および位置で
記録される。このプロセスは、コマンドが完了さ
れるまで各セクタに対して実行される。書込プロ
セス中、マイクロコンピユータ３８１は、コマン
ド完了信号を待つている間、バンプが検出される
場合に書込みが妨げられることを確かめるため
に、バンプ検出ルーチンを絶えず行なう。バンプ
が検出されれば、セクタはヘツドおよびデイスク
アセンブリが安定化された後再書込される。 他のコマンド。ホストによつて所望される或る
テストおよび動作を実行するために提供されても
よい多数のユーテイリテイコマンド（たとえば読
出または書込コマンドの一部でないシークとし
て）がる。これらのコマンドは、設計の選択の問
題であり、かつ普通当該技術分野で理解され、か
つサブシステム５の成功した動作にとつてそれほ
ど重要ではない。この理由のため、それらをここ
では説明しない。 コマンド構造およびアドレス指定 ホストによつてサブシステム５に送られるどの
コマンドも長さ６バイトである。第１バイトは、
コマンドのタイプを識別するコマンドコードであ
り、続いて起こるバイトは、コマンドを実行する
のに必要なパラメータを提供する。それから、典
型的に、セクタデータ（512バイト）のブロツク
は、コマンドが書込コマンドであるか読出コマン
ドであるかに依存してサブシステムへまたはそれ
から送られる。他のコマンドは、８バイトのデー
タをホストからサブシステム５へ転送する初期設
定駆動特性コマンド、４状況バイトをサブシステ
ム５からホストへ転送するリクエストセンス状況
コマンド、および１バイトをサブシステムからホ
ストへ転送する読出エラー長コマンドである。 サブシステム５が各コマンドを完了した後、マ
イクロコンピユータ３８１は、１バイトのコマン
ド完了信号をホストに送り、その２ビツト位置の
み用いられる。第１のビツトは、駆動数（駆動数
が０であるかまたは１であるか）を示し、かつ他
方のビツトは、誤りがサブシステム５内でコマン
ド完了中検出されるかどうかを示す。 サブシステム５と上位システムとの間のすべて
の通信は、８つのボート：上位システムの４つの
入力ポートおよび４つの出力ポートを横切つて実
行される。ポートは、ともに対にされ、そのため
１つの論理アドレスにあるたとえばポート０は、
その入力モードでは一方のポートであり、かつそ
の出力モードでは他方のポートである。すべての
データ転送はポート０を介している。すべてのハ
ードウエア状況情報は、ポート１を介してサブシ
ステム３１から上位システムへ転送される。ホス
トは、データ交換中、ホストがその動作をサブシ
ステム５の状況と同期するように、状況ポートを
読出す。たとえば、ホストは、各コマンドバイト
を送る前に、ポート１の要求ビツトを見る。 ポート１は、読出および書込モードで非常に異
なる意味を有する。読出モードでは、ポート１の
ため、ホストはサブシステム５のハードウエア状
況線を読出すことができる。ポート１の下位の４
状況ビツトは、サブシステム５のホストとインタ
ーフエイス４１９との間で転送されるデータの各
バイトに対してハンドシエーク制御を実行するた
めに用いられる。使用中ビツト(3)は、それが上位
コマンドを実行するプロセスにあるときはいつで
も、サブシステム５によつてセツトされる。たと
えば、使用中ビツトは、ホストがそれを１つの動
作（ポート２への書込）のために選択するときサ
ブシステム５によつてセツトされ、かつコマンド
完了バイトが上位コマンドの実行の完了でポート
０を介してホストに送られ、そこでポート１の使
用中ビツトがクリアされるまでセツトされた状態
に留まる。 制御／データビツト(2)は、制御バイトであろう
データバイトであろうと、ポート０を介して転送
されているデータバイトの状況を示す。入力／出
力ビツト(1)は、ポート０でのデータがホストから
出力されるかサブシステム５からホストへ入力さ
れるかどうかを示す。（ユーザデータであれば、
出力は書込コマンドに対応する。ユーザデータで
あれば、入力は読出コマンドに対応する。）要求
ビツト〓のため、バイト間の転送ハンドシエーク
制御が可能である。このビツトのセツトおよびク
リアは、コマンドバイトがセツトされているとき
のように非DAMデータ転送動作の間、ホストと
インターフエイス４１９との間の各バイトの転送
を調整する。 ホストによるポート１への書込動作はリセツト
信号を発生させ、その結果マイクロコンピユータ
のマスク不可能な割込が生じ、かつ上位動作シス
テム制御下でサブシステム５の再初期設定が生じ
る。 ポート２は、どのタイプの周辺装置が上位シス
テムに取付けられるかをホストに示すために用い
られてもよい駆動タイプバイトを読出すために、
ホストによつて用いられる。このバイトは、たと
えばホストによつてポーリングされてもよく、第
１１図に示されるように、サブシステム５の記憶
容量が、他のデータ記憶デイスク２１５を追加す
ることによつてたとえば20メガバイトまで増加さ
れる場合には、記憶容量の大きさを定める。 ポート２への書込みは、出力線−BUSYを有
する入力／出力インターフエイス４１９内のフリ
ツプフロツプをセツトする制御装置選択パルスを
発生させる。この線は、ホストからのコマンドが
インターフエイス４１９で受けられたとき、マイ
クロコンピユータ３８１に割込む。コマンドシー
ケンスを始動するために、ホストはポート２へ書
込み、それによつて−BUSY線は真となる。こ
の事象は、マイクロコンピユータ３８１によつて
検出され、かつそれは主ルーチンを去り、かつコ
マンド実行ルーテインを始める。同時に、ホスト
は、サブシステムハードウエア状況ポート１をモ
ニタする。ホストが（真）と判断される使用中信
号、（真）と断定されるコマンド／データ（Ｃ／
Ｄ）線、（真でない）と断定されない入力／出力
線、（真）と断定されるリクエスト線を見るとす
ぐ、ホストは、サブシステム５が第１コマンドバ
イトを受ける準備ができているのを知る。第１バ
イトは、それからホストによつてポート０に書込
まれ、かつＩ／Ｏインターフエイス４１９の入力
データバツフア４９５に一時的に記憶される。
ACK信号は、それからメモリ制御装置４１７に
送られ、それに第１コマンドバイトがバツフア４
９５にあることを知らせる。メモリ制御装置４１
７は、リクエスト信号を降下させ、メモリイネー
ブル信号を発生させ、かつバイトは、それからバ
ツフア４２１へ転送され、かつメモリ制御装置４
１７によつてコマンドされるアドレスに記憶され
る。メモリ制御装置は、それからリクエスト信号
を再び上げ、それによつて次のコマンドバイトを
送るためにホストに信号を出す。この手順は、す
べての６コマンドバイトがバツフア４２１に記憶
されるまで続けられる。それらは、それから実行
のためにマイクロコンピユータ３８１へ行き、か
つ実行の完了で、コマンド完了バイトは、ポート
０でホストによつて読出される出力データバツフ
ア４９３へラツチされる。 ポート３、すなわち第４ポートは、読出ポート
として用いられない。それは、サブシステム５か
らホストへ送られるDMA動作および割込を可能
にし／不能にするために、ホストによつて書込ポ
ートとして用いられる。したがつて、ホストは、
ホストがコマンドの終わりに割込まれることを期
待するかどうか、かつ実行されるべきコマンド
が、それがたとえば読出または書込コマンドであ
る場合にDMAによるブロツク転送を用いるかど
うかをサブシステム５に特定するように、どのコ
マンドの前にもポート３に書込む。 例 １ サブシステム５は、主ループにあり、トラツク
上でサーボする。上位動作システムは、ポート２
に書込まれ、ポート２は、マイクロコンピユータ
３８１への割込であり、かつそれによつてマイク
ロコンピユータ３８１が主ループを出る信号−
BUSYを生じさせる。マイクロコンピユータ３
８１は、割込サービサブスルーチンに入り、それ
によつてポート０を介して第１コマンドバイトを
得るために、メモリ制御装置４１７はリクエスト
ビツトを上げる。ホストがコマンドバイトをポー
ト０に書込むとき、肯定応答信号はメモリ制御装
置４１７に送られ、それによつてメモリ制御装置
４１７はリクエスト信号を下げかつバツフア４２
１のバイトを一時的に記憶する。リクエストビツ
トは再び上げられ、かつ次のバイトは同じ態様で
インターフエイス４１７を横切つて受けられ、か
つバツフア４２１に記憶される。状況ポート１の
リクエストビツトを介するハンドシエークは、上
位コマンドのすべての６バイトがバツフアメモリ
に受けられかつ記憶されるまで続く。メモリ制御
装置４１７は６コマンドバイトを受けるのを取扱
うことを予測するためにプログラムされる。６コ
マンドバイトを受けるのを完了すると、マイクロ
コンピユータ３８１に信号が出され、そこでマイ
クロコンピユータ３８１は、既に説明したデータ
シーケンサ４１３を介して６バイトをバツフア３
８１からそれ自体のレジスタへ転送し、かつプロ
グラムメモリ３８３に記憶されるルツクアツプテ
ーブルの妥当なコマンドのリストと比較すること
によつてコマンドをデコードする。一旦コマンド
がデコードされると、マイクロコンピユータ３８
１は、そのコマンドを実行するのに必要なルーチ
ンへジヤンプする。受けたコマンドがルツクアツ
プテーブルに記憶される妥当なコマンドのいずれ
にも対応しない場合には、無効なコマンド誤りメ
ツセージがホストに戻される。コマンドの実行が
完了すると、コマンド実行肯定応答信号はホスト
に戻される。サブシステム５に公知でありコマン
ド実行中生じる誤りの発生はまた、ホストに信号
で知らされ、かつそれは、それからどのタイプの
誤りが生じたかを知ろうとしてサブシステムの状
況をテストすることができる。 例 ２ １つの重大な動作状態は、システムによつて受
けられる第１上位コマンドがシークコマンドであ
り、かつ受けられるすぐ次のコマンドがテストド
ライブレデイコマンドである状態で生じる。シー
クの最も速い部分中、マイクロコンピユータ３８
１は、単にアクチユエータが失われないような態
様で、ヘツドおよびアクチユエータ構造のトラツ
ク間交差を同時にモニタしている間、状況バイト
をホストに戻すことによつてコマンドを受け、処
理し、かつ完了しなければならない。この最も悪
い場合の動作シナリオを実行するために、入つて
くるコマンドをホストから処理する処理タスク
は、数個のセグメントに分けられる。マイクロコ
ンピユータ３８１は、トラツク境界検出と、シー
ク中ヘツド位置上で制御を維持するのに必要とさ
れる計算と間で使用可能なほんのわずかな時間で
セグメントを完了する。マイクロコンピユータ３
８１は、実際に、入つてくるコマンドを処理し始
め、かつマイクロコンピユータ３８１を去り、か
つトラツク交差を検出し、かつトラツクカウンタ
をインクリメント（デクリメント）する時間にな
るまでプロセスを続けることができる限り続け
る。それから、マイクロコンピユータ３８１は、
トラツク交差をモニタするために次の時間間隔が
経過するまで、入つてくるコマンドを処理するタ
スクに戻る。 サブシステム５で使用されるシークアルゴリズ
ムは、タイマによつて駆動される割込である。そ
れは、速度または加速アルゴリズムというよりむ
しろ位置アルゴリズムである。トラツクシーク中
150マイクロ秒ごとに、マイクロコンピユータ３
８１は割込まれかつシークルーチンを実行する。
それは、アクチユエータがその固定時間間隔でど
こまで進行したか、すなわちその時間中ヘツドに
よつてどれぐらいのトラツク通り越されかを見る
ために、デイジタルP1−P2位相を見、かつそれ
は、トラツクトラバースレジスタを更新し、かつ
期待位置データを含むパワー加速曲線を含むルツ
クアツプテーブルに対してトランスデユーサの実
際の位置をチエツクする。最後に、それは、アク
チユエータ１００の加速を調節し、ヘツド位置を
ルツクアツプテーブルに記憶される期待ヘツド位
置と対応させる。 たとえば、ヘツド３２０，３２２が間隔の終わ
りまでに20のトラツクを交差しており、かつルツ
クアツプテーブルが、ヘツドはその時間までに25
のトラツクを交差しなければならないことを示せ
ば、加速（コイル９１を介する電流）は、追いつ
くまで増加される。アクチユエータ１００がルツ
クアツプテーブルに記憶されるターゲツトトラツ
ク位置から離れた４つのトラツクであれば、アク
チユエータ１００は最大トルク値を受ける（最大
電流はコイル３０８を介して通過される。）。シー
クコマンドの完了で、アクチユエータ３００は、
ターゲツトトラツクで安定することが可能にな
る。 光学エンコーダ１００は４つのトラツクの各々
１つを別々に識別することが可能であるので、タ
イマ間隔は、最大ヘツドアクチユエータシーク速
度に関して、ヘツドが時間間隔中３つのトラツク
以上移動しないように選択されなければならな
い。それが４つのトラツクを移動するとすれば、
どうしようもない暖味生が生じ、マイクロプロセ
ツサはトラツクカウントレジスタを更新しかつ電
流訂正値を計算することが不可能になる。 ここでは、説明した現在好ましいサブシステム
５に従つて構成されるサブシステムで上で説明し
た動作を実際に実行する制御プログラムの目的コ
ードリステイングを続ける。このリステイングで
は、すなわちエレクロニクスフオーマツトでは、
各水平線は別個の記録を表わす。斜線マークは各
記録の始めである。第１の２つの16進バイトは、
記録の第１バイトのアドレスに対応する。第３バ
イトは、記録のデータバイトの16進カウント数に
対応する。第４バイトは、アドレスおよびバイト
カウントを構成する６桁に対する４ビツト16進値
の８ビツト合計を含む。記録の最後のバイトは、
プログラムデータバイトを含む４ビツト16進桁の
８ビツトチエツク合計である。各記録の14バイト
と最後のバイトとの間のすべてのバイトは、プロ
グラムデータバイトである。
回転デイスクデータ記憶周辺装置に関するもので
ある。より特定的に言えば、この発明は、小型化
された、プラグイン回転固定デイスクフアイルサ
ブシステムモジユールに関するものである。 関連する特許および特許出願の参照 次のアメリカ合衆国特許および同時係属中の特
許出願は、この開示と直接関係がある。 回転デイスクデータ記憶装置のためのデータト
ランスデユーサ位置制御システムについてのアメ
リカ合衆国特許第4396959号（現在第32075号）。 回転デイスクデータ記憶装置のためのデータト
ランスデユーサアクチユエータ制御システムにつ
いてのアメリカ合衆国特許第4419701号。 回転剛体デイスクデータ記憶装置についてのア
メリカ合衆国特許第4516177号。 回転剛体デイスクデータ記憶装置のデータトラ
ンスデイーサアセンブリのための空力的に開放さ
れた安全ラツチについて、1982年11月８日に出願
されたアメリカ合衆国特許出願連続番号第06／
439897号（現在アメリカ合衆国特許第4538193
号）。 回転デイスクデータ記憶装置の改良について、
1982年11月26日に出願された、アメリカ合衆国特
許出願連続番号第06／444523号。 デイスクフアイルアクチユエータのための空力
ラツチについて、1985年４月25日に出願された、
アメリカ合衆国特許出願連続番号第06／728674
号。 光学エンコーダアセンブリについて、この出願
と同じ日に出願された、アメリカ合衆国特許出願
連続番号第741179号。 コンパクトヘツドおよびデイスクアセンブリに
ついて、この出願と同じ日に出願された、アメリ
カ合衆国特許出願連続番号第741178号。 マイクロプロセツサ制御剛体デイスクフアイル
サブシステムについて、この出願と同じ日に出願
された、アメリカ合衆国特許出願連続番号第
741588号。 改良された光学エンコーダについて、この出願
と同じ日に出願された、アメリカ合衆国特許出願
連続番号第741174号。 デイスク駆動機構（またデイスクとして公知で
ある）は、大および小デイジタルコンピユータシ
ステムの両方でユーザデータを記憶しかつ検索す
る標準装置となつている。そのような駆動機構
は、たとえばデータを記憶する磁気媒体でコーテ
イングされた、取り外し可能な剛体、半剛体およ
びフレキシブルデイスクを用いている。光学デー
タ記憶技術もまた公知である。 この発明によつて使用されるタイプのデイスク
駆動機構はまた、データトランスデユーサが、
「ウインチエスター」技術として公知であること
に従つて、エアクツシヨンまたは空気軸受上の記
憶表面の非常に近くで中空を浮動する密閉され
た、埃のない環境で、取り外し不可能な回転記憶
デイスクを用いている。これらのデイスク駆動機
構は、データ記憶デイスクの主要表面上に形成さ
れる同心データトラツクでデータを記憶しかつ検
索する。そのような取り外し不可能なまたは「固
定」デイスクに基づく駆動機構は、各記憶表面上
のかなりの量のユーザデータ、たとえば記憶表面
につき5000000バイトのユーザデータを記憶する
ことができる。 電磁デイスクアクチユエータ機構で、回転デイ
スクに対して放射状にデータトランスデユーサを
動かすことによつて、デイスク駆動機構は、非常
に短い時間内にどのようなデータ位置にも接近す
ることもできる。したがつて、そのような駆動機
構は、実質的なデータ記憶容量およびランダム高
速アクセスの特徴を、記憶されたデータを含む選
択された同心トラツクに結合する。 伝統的に、デイスク駆動機構は、巨大であり、
かつ次のような多数の別個のサブ部分を必要とし
ている：密閉ヘツドおよびデイスクアセンブリ；
通常ヘツドおよびデイスクアセンブリで実装され
る、ヘツドおよびデイスクアセンブリのための制
御エレクトロニクス、データ記憶表面のフオーマ
ツト化を制御し、かつその後駆動機構によつて行
なわれる各データ記憶（書込み）および検索（読
出し）操作を制御する制御装置；およびそのオペ
レーテイングシステムが、コンピユータのユーザ
に使用可能なデータ記憶資源として効果的に駆動
機構を用いるように、制御装置および駆動制御エ
レクトロニクスの両方を上位コンピユータにイン
ターフエイスするインターフエイス。 時々「パーソナルコンピユータ」と呼ばれ、か
つIBMパーソナルコンピユータがその実例とな
る小型コンピユータシステムは、典型的に、少数
の付属回路カードのための取付位置および電気接
続を提供する。これらの付属カードは、デイスク
駆動制御装置、ビデオデイスプレイ、モデム、付
加的なメモリ、および他の機能を提供してもよ
い。通常、そのような付属カードのために割当て
られた空間は、狭く（直径１インチ）かつ細長
い。また、そのような付加的は付属品のために使
用可能な電源はかなり限られている。 伝統的な方法の１つの重大な欠点は、制御エレ
クトロニクス、制御装置およびインターフエイス
のために別個の回路を用いると、回路構成、特に
制御、アドレスおよびデータバツフアの冗長度、
および結果として生じる高電力消費レベルが生じ
るということであつた。これらの電力消費レベル
は、上位コンピユータシステムが必要とされるよ
り高いレベルを供給するように設計されることを
必要とし、または別個のまたは特殊な電力供給が
用いられることを必要とした。 伝統的な方法の他の重大な欠点は、ヘツドおよ
びデイスクアセンブリ、その制御エレクトロニク
ス、制御装置およびインターフエイスを収容する
のに必要とされる物理的空間であつた。別個のハ
ウジングが使用されているとき、重大な欠点は、
多数のハウジングによつて与えられるクラツタ、
およびハウジングが多数の導体を保持するケーブ
ルと撚り合わされる必要があることであつた。ハ
ウジングの外部に延びるケーブル布線およびプラ
グは露出されておりかつ故障することが知られて
おり、それによつてデイスク駆動サブシステム
を、修理されるまで動作不能にかつ役に立たない
ようにする。また、多数のハウジングは、小型パ
ーソナルコンピユータシステムの可搬性を複雑に
している。 固定デイスク駆動ヘツドおよびデイスクアセン
ブリは、家庭や現場での修理に役立たない。デイ
スク駆動格納装置は、「クリーンルーム」環境で
の検査およびサービスのためにのみ安全に開けら
れてもよい。したがつて、小型固定デイスクフア
イルの整備は、通常、工場でまたは１つまたは
２、３の中央サービス位置で行なわれる。 当業者に公知のこれらおよび他の欠点に鑑み、
ケーブル布線を用いることなく、かつモジユーラ
サブシテムをプラグインする以外にホストを修理
することなく、典型的に「パーソナルまたは業務
用コンピユータ」（シングルユーザ）タイプの小
型上位コンピユータシステムへ直接プラグイン取
付けするためのかつその内で用いるための、十分
に集積化された、非常に小型化された、非常に低
電力の回転する取り外し不可能なデイスクデータ
記憶サブシステムモジユールに対し、今日まで未
解決の必要が生じている。 目的とともに発明の概要 この発明の一般的な目的は、先行技術のデイス
クフアイルサブシステムの限界および欠点を克服
する態様で、上位コンピユータシステムに直接プ
ラグイン取付けするためにかつそれから除去する
ために、完全なデイスクフアイスサブシステムを
小型化しかつそれを小型ユニタリモジユールへ統
合することである。 この発明の特定の目的は、付属品の取付けのた
めにコンピユータに設けられる１つの付属ジヤツ
ク位置を占めるように、１つのユーザコンピユー
タにプラグイン取付けするための、平らで細長い
形状フアクタで、小型化され、十分統合されたデ
イスク駆動サブシステムを提供することである。 この発明の他の目的は、コンピユータのハード
ウエアの修理を必要とすることなく、シングルユ
ーザタイプの上位コンピユータに直接プラグイン
取付けするための、小型化されたかつ完全な内蔵
ユニタリデイスクフアイルサブシステムを提供す
ることである。 この発明のもう１つの目的は、取付けのために
または使用のために特殊な技術または特殊な道具
を必要とすることなく、コンピユータのユーザに
よつてシングルユーザタイプの上位コンピユータ
に差し込まれかつそれで用いられてもよい小型化
されかつ完全な内蔵ユニタリデイスクフアイルサ
ブシステムを提供することである。 この発明のさらに他の目的は、デイスクフアイ
ルの動作を監視するために１つのマイクロプロセ
ツサを用いる小型でかつ効果的な電子制御システ
ムを提供することである。 この発明の原理を組み込む上位コンピユータの
ためのモジユーラユニタリデイスクフアイルサブ
システムは、薄く、小型でかつ囲まれた放射状可
動ヘツドおよび固定回転デイスクアセンブリを含
む。細長いプレーナ支持サブストレートは、ヘツ
ドおよびデイスクアセンブリを装着しかつ支持す
るために、かつデイスクに対して放射状にヘツド
を動かす電子回路エレメントを装着し、保持しか
つ接続するために設けられる。電子回路エレメン
トは、ヘツドを介して固定回転デイスクのデータ
記憶表面上に形成される選択された同心データト
ラツク間からデータを記憶しかつ検索するデータ
記憶操作を制御するために、かつデイスクフアイ
ルサブシステムを上位コンピユータとインターフ
エイスするために設けられる。支持サブストレー
トはさらに、その上に１つの位置にコネクタを含
み、そのコネクタは、電力、制御およびデータ信
号を上位コンピユータから得、かつ制御、状況お
よびデータ信号を上位コンピユータに供給するた
めに設けられる。したがつて、支持サブストレー
トは、それによつて、ホストとサブシステムとの
間にケーブル布線なく、ホストのハウジング内の
直接プラグイン装置としてのサブシステムを保持
しかつそれを上位コンピユータと相互接続する。 この発明のこれらおよび他の目的、利点、およ
び特徴は、添付の図面に関連して示される好まし
い実施例の次の詳細な説明からより明らかとなろ
う。 好ましい実施例の詳細な説明 第１図および第２図を見ると、小型化された回
転固定デイスクデータ記憶サブシステム５は、第
１図では、サブシステム５および細長いフレーム
７（第１図に示される）を操作するのに必要とさ
れる非常にモジユール化されかつ集積化された電
子回路の実質的にすべを保持するプリント配線カ
ード６を含む。プリント配線カードは、第２図に
示されるように、真直ぐにされかつ長くされ、か
つフレーム７の代わりに支持サブストレーム６Ａ
として用いられてもよい。クレーム７の部分とし
て形成され（第１図）、またはねじによつて回路
カード６Ａに取付けられる（第２図）取付フラン
ジのため、サブシステム５は、シングルユーザコ
ンピユータ、たとえばIBMパーソナルコンピユ
ータtmの１つの付属スロツトに付着されかつそ
れを占めることができ、それによつて直接プラグ
イン電気的取付けを達成することができる。 ヘツドおよびデイスクアセンブリ１０ 薄くかつ小型のヘツドおよびデイスクアセンブ
リ１０は、第３図−第１０図に詳細に描かれかつ
以下で論じるが、ホストへの物理衝撃からアセン
ブリ１０を絶縁するために設ける実装ハードウエ
ア９を介して、フレーム７（第１図）またはプリ
ント回路基板６（第２図）に取付けられる。 第３図では、アセンブリ１０は、アセンブリ１
０の部分として含まれる他のエレメントのすべて
を囲み、整列させ、かつ／または支持するように
機能するハウジング１２を含むものとして示され
る。ハウジング１２は、好ましくは、アルミニウ
ムのような金属鋳造として形成される。ハウジン
グ１２は、公知の技術に従つて、機械加工するこ
とによつて原料から形成されてもよく、かつ形成
された粉末金属を焼結することによつて形成され
てもよい。連続する外周壁１１およびリセス１３
（第７図）は、ハウジング１２を補強し、かつま
た製作中に必要とされる材料の量を最少にするの
に役立つ。 カバー１４は、ねじ１５を介してハウジング１
２に取付けられ、かつそれによつてその内部を囲
む。ガスケツト１６は、ハウジング１２の内部を
周囲から密閉し、かつアセンブリ１０の動作を防
げる粒上異物、たとえば地理の侵入を防ぐ。ブレ
ーザフイルタ１７のため、ハウジング１２の内部
の圧力は、外部の環境に等化することができる。
２つのポート１８は、カバー１４を介して設けら
れ、そのため内部は製作動作中埃粒子を取り除か
れることができる。シール１９は、取り除いた
後、２つのポート１８を密閉する。 マイクロスコープエアーフイルタ２０は、ハウ
ジング１２の１つの角２１に装着され、かつ動作
中微粒子汚染を除去するために内部空気を濾過す
る。 ヘツドおよびデイスクアセンブリ１０は、次の
ような３つの主要なエレメントまたはサブシステ
ムを含む：第４図に関連して説明する光学エンコ
ーダサブアセンブリ１００；第３図および第６図
−第８図に関連して説明するデイスク、スピンド
ルおよび直接駆動スピンドルモータサブアセンブ
リ２００、および第３図、第５図、第６図、第８
図および第９図に関連して説明する回転アクチユ
エータおよびモータサブアセンブリ３００。 光学エンコーダサブアセンブリ１００ エンコーダサブアセンブリ１００は、３つの主
要な部品を含む。第１の部品は、光で交互に半透
明と不透明になる放射状マイクロライン１１３を
有する可動スケール１１２である。そのスケール
１１２は、第３図および第５図に示されかつ以下
でより詳細に論じられるようにハウジング１２に
回転自在に軸支される、限定された角変位の実質
的に平面的な回転アクチユエータフレーム３０４
の棚３０２上に装着される。したがつて、この好
ましい実施例では、スケール１１２はまた、最大
ほぼ30度の弧（30°）に制限される制限された角
変位を有する。 エンコーダ１００の第２の部品は、LED光源
１１８および鏡１２０を保持する光源ホルダ１１
６、光電池アレイ１２４および上に重なるマスク
またはレテイクル１２６を保持しかつ整列させる
光電池アレイキヤリア１２２、光源ホルダ１１６
および光電池アレイキヤリア１２２を装着する広
げられた円形ヘツドまたはテーブル頂部１３０を
有しかつねじ切りされた円筒シヤンク１３２を有
する支持ボルト１２８を備えるユニツト化された
エンコーダ構造１１４である。波形ばね座金１３
４は、シヤンク１３２とハウジングの底部壁部分
１３８を介して形成される円筒開口を取り囲む環
状機械仕上台との間に介装される。円筒開口は、
自由に回転するように、それを介してシヤンクを
受けるように大きさを決められる。留めナツト１
４０は、ベース１３８を介して通過された後シヤ
ンク１３２上に螺着し、ボルト１２８およびそれ
がベース部分１３８へ運ぶ他のエレメントを固定
する。光電池アレイ１２４は、上方光電池１２４
Ａ、下方光電池１２４Ｂ、および２つの光電池１
２４Ａと１２４Ｂとの間に位置決めされるAGC
電池１２４Ｃを含む。 LED光源ホルダ１１６は、第４図に示される
ように、ホルダ１１６を介してかつまた光電池ア
レイキヤリア１２２を介して、かつ支持ボルト１
２８のテーブル頂部１３０に設けられるねじ切り
された開口１９４へ通過するねじ１７２によつて
支持ボルト１２８に固定される。 光電池アイキヤリア１２２は、光電池アレイ１
２４が装着される中央井戸１２３を含む。小プリ
ント回路基板１８６は、光電池アレイ１２４の接
続端縁に隣接して設けられる。細いワイヤは、そ
れから、アレイ１２４の接続パツドと回路基板１
８６の対応するトレースとの間に接着される。レ
テイクル１２６は、それから、正確な光学整列で
光電池アレイ１２４上に直接装着され、そのため
レテイクル１２６の開口は、スケール１１２の放
射状マイクロライン１１３と協働して、ハウジン
グ１２に対するアクチユエータフレーム３０４の
位置に関連する多相インクリメンタル位置電気信
号を発生させることができる。 ボルト１２８のねじ切りされたシヤンク１３２
は、第３図および第７図に示される位置でハウジ
ングを介して通過する。ボルト１２８は、ハウジ
ング１２の最終組立ておよび光学整列中、エンコ
ーダアセンブリ１１４を回転させることができる
スロツト１７４（第７図）を含む。ナツト１４０
のため、アセンブリ１１４は、波形ばね座金１３
４の圧縮によつて、スケールに対して正確な高さ
でロツクされることができる。ナツト１４０は、
そのねじ山の２つの横溝１７６を含む。これらの
溝１７６のため、ナツト１４０は、一旦エンコー
ダおよびスケールの正しい整列が製造工程中達成
されると、ボルト１２８へかつハウジング１２へ
効果的に接着されることができる。 サブアセンブリ１０の第３部分は、好ましく
は、可撓性のフイルムプリント回路サブストレー
ト１４４に固定される電子コンポーネントから形
成される電子回路１４２である。サブストレート
１４４は、一般に第５図の参照数字１５４によつ
て示される井戸の、エンコーダサブアセンブリ１
０に隣接するハウジング１２の内部に置かれるよ
うにされる。 サブストレート１４４は、３つの一体化した可
撓性の接続拡張部分を含み、第１拡張部分１４６
は、第４図の破断リード線によつて示される位置
で、ねじ１５６によつて小回路基板を介して光検
出器アレイ１２４に接続することができる。第２
拡張部分１４８は、LED光源１１８へ延び、か
つ回路１４２をそこに接続することができ、かつ
第３拡張部分１５０は、サブアセンブリ１１０
を、それでヘツドおよびデイスクアセンブリ１０
が用いられてもよいデイスク駆動制御エレクトロ
ニクス回路カード６，６ａに直接全体的に電気接
続することができる適当なプラグ１５２を含む。
プラグ１５２を介するこの接続は、ハウジング１
２にとつて外部であり、かつ薄いフイルム拡張部
分１５０は、ハウジング１２とガスケツト１６と
の間を、外部接続位置まで通過し、電気トレース
は、絶縁ガスケツト１６に隣接し、かつマイラー
サブストレートはハウジング１２のリツプ部分に
対している。 光学エンコーダ回路１４２ 第１８図に概略的に描かれるように、集積回路
Ｕ１は、４つの演算増幅器Ｕ１Ａ，Ｕ１Ｂ，Ｕ１
ＣおよびＵ１Ｄを含む。増幅器Ｕ１Ａは、電流−
電圧変換器であり、かつ光検出器アレイ１２４の
上方光電池１２４Ａのアノードに接続される反転
している入力を有し、かつ増幅器Ｕ１Ｂは、アレ
イの下方光電池１２４Ｂのアノードに接続される
反転している入力を有する電流−電圧変圧器であ
る。コンデンサＣ４および抵抗器Ｒ１２を備える
負帰還回路は、変換器Ｕ１Ａの周波数応答および
利得を調節し、かつコンデンサＣ３および直列抵
抗器Ｒ９およびＲ１０の類似のしかも調節可能な
回路網は、変換器Ｕ１Ｂの周波数応答および利得
を調節する。抵抗器Ｒ１０は可変であり、そのた
めＵ１Ｂの利得特性は、変換器Ｕ１Ａの利得特性
と同じにされてもよい。 基準電圧Vrefは、直列抵抗器Ｒ３および5.0V
ツエナーダイオードCR１を備える回路網を介し
て、上記コンピユータからの12V供給バスから導
かれる。5.0Vに定電圧化されたツエナーは、演
算増幅器Ｕ１Ｃの非反転入力に印加される。抵抗
器Ｒ２およびＲ１の抵抗回路網は、共通の接続点
で、増幅器Ｕ１Ｃの反転している入力と、コネク
タＪ２−２を介して光検出器アレイ１２４の共通
のカソードサブストレートに隣接する基準電圧
Vrefとへのフイードバツク経路を提供する。抵
抗器Ｒ１およびＲ２の値は、増幅器Ｕ１Ｃの出力
にある電圧を決める。この出力電圧は、次のよう
な２つの調整可能な回路網に供給される：変換器
Ｕ１Ａの動作を制御するために抵抗器Ｒ１６，Ｒ
１７およびＲ１８を備える第１回路網、および変
換器Ｕ１Ｂの動作を制御するために抵抗器Ｒ１
３，Ｒ１４およびＲ１５を備える第２回路網。抵
抗器Ｒ１８およびＲ１５は、それぞれ光電池１２
４Ａおよび１２４Ｂの電気特性が明暗の範囲にわ
たる電圧出力によつて個々に制御されかつ等化さ
れるように個々に調節可能である。またこれらの
２つの調整Ｒ１８およびＲ１５のため、トリミン
グされるべき多相エンコーダ１０の各光電池１１
２，１１４が、各光電池での明るい状態と暗い状
態の最大限間で電流振幅の損失なく、スケール１
２とマスク２６との間の特定のギヤツプを調節す
ることができる。 アレイ１２４の自動利得制御（AGC）セル１
２４Ｃは、コネクタＪ２−３１を介して演算増幅
器Ｕ１Ｄの反転している入力に接続される。増幅
器Ｕ１Ｄの反転していない入力は、Vref接続点
に接続される。増幅器Ｕ１Ｄの出力は、また上位
装置の5VバスからLED光源１１８のアノードに
電流を供給するドライバトランジスタＱ１に接続
される。光源のカソードは、２つの限流抵抗器Ｒ
４およびＲ５を介して接地に接続される。抵抗器
Ｒ６およびＲ７の直列回路網は、AGC光源値１
２４Ｃによつて出される電流と結合して、演算増
幅器Ｕ１Ｄによつて出され、かつドライバトラン
ジスタＱ１を介してLEDに実際に印加される電
流を制御する。Ｒ６は、LED１１８を介して零
入力電流を制御するために調節可能である。 デイスクおよびスピンドルモータサブアセンブリ
２００ デイスクおよびスピンドルモータサブアセンブ
リ２００は、３つのねじ２０５によつてハウジン
グ１２の井戸２０４に装着する非常に薄くかつ平
らな直接駆動、プラシレススピンドルモータ２０
２を含む。ねじ２０５は、開放井戸２０４に隣接
する環状の機械仕上げ面とかみ合う、モータ２０
２の周辺フランジ２０６の開口を介して通過す
る。ハウジング１２のフランジ２０６の下方表面
および接面２０８は機械仕上げされ、そのためモ
ータ２０２は、それによつてハウジング１２と気
密配置で密閉される。 モータ２０２は、下方フランジ２１２を有する
回転ハブ２１０を含む。データ記憶デイスク２１
４は、ハブ２１０上にかつフランジ２１２に対し
て装着する。フランジ２１２は、ハウジング１２
の内側にデータデイスク２１４を正しく整列させ
るようにされる高さを有する。デイスク２１４
は、両方の主要表面上を磁気記憶装置材料、たと
えば酸化第一鉄またはメツキでコーテイングさ
れ、かつコンパクトヘツドおよびデイスクアセン
ブリ１０の記憶媒体を提供する。好ましい実施例
では、デイスクは、ほぼ95mmの直径を有し、かつ
フオーマツト化されたデータの10000000バイトを
越えて容易に記憶する能力を有する。 好ましくは低質量プラスチツク材料から形成さ
れるエアフロー発生器デイスク２１６は、１つの
軸留めねじ２１８によつてハブ２１０の頂部に取
付けられる。記憶容量はエアフロー発生器デイス
ク２１６を第２時期磁気データ記憶デイスク２１
５と置換えることによつて、かつ付加的なデータ
トランスデユーサおよび支持アームを回転アクチ
ユエータアセンブリ３００に加えることによつて
倍にされてもよい。第２データ記憶デイスク２１
５は、第１１図に概略的に示される。デイスク２
１６を介する２つの対抗する周辺開口２２０は、
ハブ２１０の頂部上の２つの開口２２２と整列す
る。スパナレンチは、ねじ２１８が締められてい
る間ハブ２１０が回転するのを防ぐために用いら
れる。スパナレンチには、開口２２０および２２
２と整列される２つのピンが設けられる。そのピ
ンは、開口２２０および２２２を介して通過し、
かつそれによつてねじが所定位置にロツクされる
とき頂部デイスク２１６およびハブ２１０を整列
させる。頂部デイスク２１６とデータデイスク２
１４との間のスペーサ２１３は下方フランジ２１
２に対してデータデイスク２１４をロツクする。 スピンドルモータ２０２の頂部表面は、埋込み
および遮閉領域２２４を含み、そこには、モータ
２０２の内部で発生される電磁界によつて下方表
面上に記憶されるデータの汚染を防ぐために、電
磁シールドが置かれる。 第５図に見られるように、空力的に開放された
シヨピングラツチ２３０は、ハウジング１２の垂
直ポスト２３２（第３図）上に回転自在に装着さ
れる。ラツチ２３０のベーン２３４およびフラグ
２３６は、デイスク２１４および２１６が時計方
向に回転することによつて発生されるエアフロー
によつて偏向される。エアフローは、時計方向に
ラツチ２３０を付勢するバイアスばね（示されて
いない）によつてかけられる力を克服するのに十
分である。回転アクチユエータ３００のカウンタ
ウエイト３０６に設けられる切欠き２３８は、デ
イスク２１４および２１６が回転しない（かつエ
アフローがない）とき、指状部分２４０によつて
係合される。この配置は、回転アクチユエータ３
００をランデイングゾーン位置に引つ掛ける。 電力がヘツドおよびデイスクアセンブリから除
去されるとき、モータ２０２、スピンドル２１０
およびデイスク２１４，２１６に記憶される慣性
に応答してスピンドル２０２が回転することによ
つて発生される逆起電力は、デイスク回転が終わ
りかつ空力ラツチ２３０がもはやエアフローによ
つて偏向されなくなる前に、アクチユエータをラ
ンデイングゾーン位置に戻すために、回転アクチ
ユエータ３００に自動的に印加される。この電子
復帰ばね特性を、電気回路エレメントに関連して
以下で説明する。 ヘツドおよびデイスクアセンブリ１０に対する
重要な要求は、スピンドル２１０がフレームに効
果的に接地されるということである。通常、電気
ブラシは、スピンドル軸とモータに対して外部の
ハウジングとの間で接触する。しかしながら、そ
のような配置は、モータの高さ、およびヘツドお
よびデイスクアセンブリの全体の厚さをかなり増
す。したがつて、接地している機構２５０（第６
図）は、モータ２０２のスピンドルシヤフト２５
２内に完全に置かれてもよいことが知られてい
る。 好ましい機構は、中空スピンドルシヤフト２５
２の内部にばね負荷されたボールチツプ２５４を
含む。チツプ２５４は、導電材料、たとえば炭素
含浸プラスチツク樹脂材料であり、かつそれは、
非常に導電性の硬化材料、たとえばモータ２０２
の固定囲い２５８に固定されかつ接続されるステ
ンレス鋼のパツド２５６と直接接触する。囲い２
５８は、ねじ２０５によつて周辺フランジ２０６
でハウジング１２に接地される。 この発明の１つの重要な局面は、スピンドルモ
ータ２０２の多数の巻線を駆動するのに必要とさ
れる電子回路がハウジングに直接埋込まれるとい
うことである。第７図に示される配置は、ハウジ
ング１２への駆動回路構成の直接放熱を可能にす
る。第７図では、小プリント回路モジユール２６
０は、モータ２０２からケーブル２６２にプラグ
を差し込み、かつまたハウジング１２の背面に形
成されるチヤンネル２６６に配設されるケーブル
２６４を介して、ヘツドおよびデイスクアセンブ
リ１０の外部で回路基板６にプラグを差し込む。 集積回路モータ駆動機構２６８、たとえば第７
図および第８Ａ図に示されるように、そのピンが
回路基板２６０に接続される、シカゴ、イリノワ
6006（Chicago、Illinois6006）の日立アメリカ社
によつて供給されるタイプHA13426は、回路基
板２６０、およびそのたいていが基板２６０の下
面に位置決めされるそのコンポーネント（第８Ｂ
図）を保持するために、下方表面プロフイールか
ら十分な深さでハウジングに形成される井戸２７
２に、ハウジング１２の背面に直接装着されるフ
ランジ２７０を含む。ねじ２７３は、集積回路の
ヒートシンクフランジ２７０を、井戸２７２の内
部で、ハウジング１２に直接固定する。 ３相モータ２０２のための回路構成は、第８Ａ
図に描かれ、従来公知でありかつ理解されている
ように、モータが、Ｙ開きされており、かつモー
タのアーマチヤの回転永久磁石に配設される小さ
い永久磁石に応答する３つのホール効果発生器
Ｕ，Ｖ，Ｗによつて３相通信信号を発生させるこ
とを示す。第４ホール効果トランスデユーサＩ
は、ヘツドおよびデイスクアセンブリ１０に対し
て外部の制御エレクトロニクスに最終的に供給さ
れるインデツクス信号を１回転につき１度発生さ
せ、かつ出す。 モジユーラ回路基板２６０の底部および内部平
面図（第８Ｂ図）は、回路基板２６０上のデイス
クリートなコンポーネントのための１つの受入れ
ることができるレイアウトの形式を示し、デイス
クリートなコンポーネントの２つの他はみな、ハ
ウジング１２のプリント回路基板と、対面してい
る底部壁との間に装着される。この配置は、これ
らのコンポーネントを物理損傷から防ぎ、かつモ
ジユール２６０上で保持される回路の修理が常に
必要とされれば、検査装置を容易に取付けること
ができる。また、テーブルは、回路モジユール２
６０にプラグを差し込み、そのため回路モジユー
ル２６０は、他の回路構成を妨害することなく、
かつ埃のないハウジング１２に入る必要なく、非
常に容易に除去されかつ取換えられることができ
る。 回転アクチユエータサブアセンブリ３００ ヘツドおよびデイスクアセンブリの第３主要サ
ブアセンブリは、第３図、第５図、第６図、第７
図、第９図および第１０図に様々なレベルの細部
で描かれる、非常に平らでかつ薄い回転アクチユ
エータサブアセンブリ３００である。既に述べた
ように、アクチユエータ３００は、込ましくは鋳
造されたまたはスタンピングされたアルミニウム
から形成される平らなフレーム３０４を含む。フ
レーム３０４は４つの領域を含む。光学エンコー
ダ１００のスケール１１２を支持する領域３０２
は既に論じられている。 フレーム３０４の第２領域は、その２つの端部
が連結ピン３１０で接続可能である１つの巻線３
０８の三角形の電磁コイル３０７を整列させかつ
支持するためである。コイル３０７は、ボビン上
で巻かれ、かつそれから、適当な成形材料３１１
でフレーム３０４に一体的に成形される。領域３
１２は、成形プロセス中ポツテイング材料で満た
されるフレーム３０４を介して通過する穴を示
し、そのためコイル３０７は、フレーム３０４に
対して放射状にかつ平らな大きさで正確に整列さ
れてもよい。 フレーム３０４の第３領域は、第６図に示され
るように、データデイスク２１４の２つの主要な
データ記憶表面に近接して配設される２つの対抗
している「浮動ヘツド」データトランスデユーサ
３２０，３２２をそれぞれ支持する２つのアーム
３１６，３１８のための支持拡張部分３１４を提
供する。デイスク２１４の回転中、トランスデユ
ーサ３２０，３２２は、「ウインチエスター」技
術として公知のことに従つて、データ表面に非常
に近接して空気軸受上を動くすなわち「浮動す
る」。 既に述べたクレーム３０４の第４領域は、カウ
ンタフエイト３０６を支持し、その質量は、フレ
ーム３０４の他の領域を釣り合わせるように、か
つまた前で説明した空力的に開放されたシツピン
グラツチ２３０と協働するように選択される。カ
ウンタウエイト３０６は、ねじ３０９によつてフ
レーム３０４に取付けられる。 アクチユエータフレーム３０４は、その質量お
よび慣性を減じ、かつ開口３０１を規定するフレ
ーム３０４の内部壁上に形成される対抗している
表面３１５，３１７を係合するようにされる１つ
の破壊止めポスト３１３のための便利な位置を提
供する中央開口３０１を含む。ポスト３１３は、
ハウジング１２の適当な開口３１９にプレス嵌め
される。円筒ゴムガスケツト３２１は、ポスト３
１３上を滑り、かつポスト３１３にかかるフレー
ム３０４の衝撃を減衰する。破壊止めホスト３１
３は、表面３１５，３１７間のアーム長と結合し
て、アチユエータ３００の変位を予め定められた
最大値まで制限する。この変位の制限は、トラン
スデユーサがデータデイスク２１４から外れるの
を防ぎ、かつスピンドルハブ２１０の下方フラン
ジ２１２にぶつかるのを防ぐのに極めて重要であ
る。 回転アクチユエータスピンドルは、ハウジング
１２から上向きに装着される固定シヤフト３２４
を含む。座金３２６、下方軸受３２８、スペーサ
３３０、波形ばね座金３３２、上方軸受３３４、
および留め座金３３６およびねじ３３８は、すべ
て協働してアクチユエータフレーム３０４のため
の自由回転ジヤーナルを提供する。これらのエレ
メントは、フレーム３０４を介して設けられる軸
円筒開口３４０に装着されかつ含まれ、かつその
ためフレーム３０４は、ほぼ30°の弧を横切つて
動くことができ、かつそれによつてデイスク２１
４の各データ表面上に形成される多数の同心デー
タトラツクの各々が回転アクチユエータ３００の
動作によつてアクセスされるように、トランスデ
ユーサをデータデイスク２１４のデータ表面を横
切つて放射状に動かすことができる。 下方永久磁石３５２を支えるフラツクスリター
ン磁石プレーン３５０は、ねじ３５３によつてハ
ウジング１２に装着され、かつ上記永久磁石３５
６を支える上方フラツクスリターン磁石プレート
３５４は、ねじ３５７によつてハウジング１２に
装着される。第１０図に見られるように、コイル
３０７は、２つの対抗している永久磁石３５２と
３５６との間に配設される。 各磁石３５２，３５４は、磁極反転の２つの領
域を有するように磁化される。磁極は、磁石３５
２，３５４の主要表面にあり、かつ互いに相補形
であり、そのため非常に強い磁束領域は、２つの
磁石３５３および３５６の２つの対抗面間のギヤ
ツプに存在する（第１０図）。磁極反転領域３５
８は、一般に、各磁石３５２，３５４を２分す
る。これは、電流がそれを介して通過するコイル
３０７上のたとえば左側（第１０図）での磁束の
効果は、たとえば右側での磁束効果を増すほどで
ある。というのは電流は、１つの巻線３０８を介
して一方向にのみ通過しているからである。 ヘツド選択および増幅器回路 薄く非常に可撓性のマイラー回路接続フイルム
３６０は、データトランスデユーサ３２０，３２
２に直接接続するように設けられる。この細長く
非常に可撓性のかつ耐久性のあるコネクタフイル
ム３６０は、好ましくは上方フラツクスリターン
プレート３５４上に装着され、かつトランスデユ
ーサ３２０，３２２を作動するのに必要とされる
読出し書込み駆動回路構成およびヘツド選択回路
構成のいくつかを支えるより大きい可撓性のマイ
ラープリント回路３６２から延びる。回路３６２
の平面図は、第１３Ｃ図として描かれる。マイラ
ー回路３６２のための接続拡張部分３６４は、光
学エンコーダサブアセンブリ１００のための接続
部分１５０を通過するのと同じ線形端縁に沿つ
て、ガスケツト１６と周辺壁の上方面との間の駆
動機構から外部に向かつて延びる。フイルムによ
つて支えられる回路のための回路エレメントおよ
び接続の電気回路図は、第１３Ａ図として描かれ
る。そこでは、モノリシツク集積回路３６６は、
６つのチヤンネル（６つのヘツドトランスデユー
サ）ヘツド選択および増幅機能（第１３Ｂ図）を
提供する。２つのヘツド選択チヤンネルＨ４およ
びＨ５だけが、サブシステム５のヘツド３２０，
３２２間で選択する際に活動状態にある（第１３
ａ図を参照）。付加的なデータ記憶デイスク２１
５が用いられれば、４つのチヤンネルはヘツド選
択動作中、活動状態にある。この回路３６６は、
好ましくは、シリコンシステム社（Silicon
Systems Incorporated）によつて製造されるタ
イプSSI117またはその均等物である。 回路カード６ ４つの可撓性の回路サブストレートは、ヘツド
およびデイスクアセンブリ１０から延びる。これ
らのサブストレートは、薄く可撓性のマイラーフ
イルム上に形成される導電トレースであつてもよ
く、または薄くかつ平らなワイヤケーブルであつ
てもよい。いずれにしても、１つは、外部読出／
書込チヤンネルを有する内部ヘツド読出／書込エ
レクトロニクスを接続するジヤツク３４９へ通
じ、もう１つの外部アナログ／デイジタルサーボ
エレメントを有する光学エンコーダサブアセンブ
リ１００を接続するジヤツク１５２へ通じ、もう
１つは、回路基板６回路構成を有するスピンドル
モータ制御モジユール２６０を接続するジヤツク
３５３へ通じ、かつ最後の３５５は、ヘツドおよ
びデイスクサブアセンブリ１０内の回転ヘツド位
置決めアクチユエータ３００のコイル３０７か
ら、アナログ／デイジタルサーボエレメントの部
分である外部駆動エレクトロニクスへ通じる。 小さい両面ブリント回路カード６は、（既に述
べてきたヘツドおよびデイスクアセンブリ内の回
路構成を除いて）この発明の制御システムに必要
とされるエレメントのすてべを支える。 回路カード６は、パーソナルコンピユータ（上
位システム）の付属または周辺回路カードコネク
タに対応する接続ピンを係合する正しく整列され
た接続トレース３６７を有する従来のエツジコネ
クタ領域３６５を含み、そこで記憶サブシステム
５が、エツジコネクタ領域３６５上のトレース３
６７を介して単に取付けられかつ接続される。 ４つのプラグ３６９，３７１，３７３および３
７５は、既に説明したジヤツク３４９，１５２，
３５３および３５５をそれぞれ受ける回路カード
上に設けられる。これらのプラグのため、ヘツド
およびデイスクアセンブリ１０の内部の回路構成
は、回路カード６上に支えられる回路構成へ延
び、かつそれに接続されることができ、かつエツ
ジコネクタ３６５を介して上位システムから電力
が供給されることができる。 エレクトロニクスの概観 次の主要回路エレメントは、一般に第１図およ
び第２図に示される位置のプリント回路カード６
上に含まれる。（これらの回路エレメントは、第
１２図のレイアウト図にしたがつてともに配置さ
れかつ読まれるとき、第１１図の構築外観に従つ
てかつ第１２ａ図ないし第１２ｉ図からなる詳細
な接続図に従つて相互接続される。） マイクロコンピユータ３８１およびプログラムメ
モリ３８３ １つの、プログラムされた、逐次状態モノリシ
ツクマイクロコンピユータ３８１は、時々「マイ
クロプロセツサ」と呼ばれるが、サブシステム５
の全体制御を提供する。マイクロコンピユータ３
８１は、好ましくは、日本のNEC社によつて製
造されるタイプ7810、またはその均等物である。
マイクロコンピユータ３８１は、１つの中央演算
処理装置（CPU）、および１つの論理演算装置
（ALU）、ならびに他の内部支持構築を含む。そ
れは、一度に１つの命令のみ実行する。 タイプ7810は、８つの多重選択アナログ入力を
有する内部アナログデイジタル変換器を含む１チ
ツプの、5V、８ビツトのマイクロコンピユータ
である。アナログデイジタル変換器は、どんな電
圧が選択された入力で生じようとそれを、プログ
ラム制御下のマイクロコンピユータ３８１によつ
ていつでも読出されるデイジタル値に変換するこ
とによつて連続的に動作する。 マイクロコンピユータ３８１はまた、８ビツト
RAM、多機能タイマ／事象カウンタ、汎用の直
列および並列インターフエイスならびに入力／出
力ポート、およびマスク可能およびマスク不可能
な割込能力による２５６を含む。マイクロコンピ
ユータ３８１はまた、外部メモリを直接制御して
もよく、かつこの発明の制御システムの監視機能
を実行する際にマイクロコンピユータ３８１が実
行すべき命令を含むための外部プログラムメモリ
を必要とする。各命令サイクルは１マイクロ秒を
必要とし、かつマイクロコンピユータ３８１のた
めの基本クロツク周波数は12MHzである。マイク
ロコンピユータ３８１のソフトウエア制御機能
を、すぐ後でより詳細に論じる。 マイクロコンピユータ３８１は、その電気線が
アドレス情報およびデータ情報の両方を異なる時
間で運ぶように、多重バス構造を利用する。これ
らの時間は、１つの機械サイクルでバスがアドレ
ス指定情報を運び、かつ次のサイクルでこのバス
がデータ情報などを運ぶように、交互に起こる。 マイクロコンピユータ３８１内の256バイトラ
ンダムアクセスメモリは、スタツクとして用いら
れ、かつマイクロコンピユータの動作に必要とさ
れる汎用レジスタのすべてを提供する。 ８キロバイト外部固定プログラム記憶装置３８
３は、マイクロコンピユータ３８１に接続され、
かつマイクロコピユータ３８１がデイスクフアイ
ルサブシステム３３１の動作中実行する命令を含
む。これらの命令は、この明細書の最後にリステ
イングとして示される。 マイクロコンピユータ３８１は、制御システム
の中心部であり、かつ２つの全体タスクを有す
る：それは、サーボ制御ループを介するヘツドお
よびデイスクアセンブリ１０の電磁音声コイルア
クチユエータ３００を介して放射状ヘツド位置を
監視しかつ制御し、かつ制御装置／インターフエ
イスを介するホストおよびデイスクデータ記憶表
面へのかつそこからのデータブロツクの転送を開
始しかつモニタすることによつて、上位コンピユ
ータシステムからのコマンドに応答する。 データ読出／書込動作およびデータ転送動作全
体を通じて、マイクロコンピユータ３８１が、そ
のような動作の進行をモニタしており、かつデー
タが読出されまたは書込まれているトラツクの中
心線でそれがヘツド３２０，３２２をしつかりと
サーボしているように、ヘツド位置サーボループ
に追従するトラツクを同時に制御している。 トラツク位置決めおよび追従サーボ サブシステムサーボは、２つの機能を果たす。
第１に、トラツク追従動作中各データトラツクの
中心線と整列して読出／書込データトランスデユ
ーサヘツドを保持しなければならない。第２に、
トラツクシーク動作を行なうことが可能であり、
それによつてヘツド３２０，３２２は公知の出発
トラツク位置から所望の行先トラツク位置まで急
速にかつ正確に動かされなければならない。すべ
てのサーボ動作は、音声コイルアクチユエータ３
００のコイル３０８を介して通過する回路を制御
するマイクロコンピユータ３８１によつて制御さ
れかつ監視される。 アナログ／デイジタルサーボ回路３８５はマイ
クロコンピユータ３８１に接続され、かつ回路３
８５は、ヘツドおよびデイスクアセンブリのデー
タトラツクシーク動作およびトラツク追従動作で
サーボ制御ループ機能を実行するのに必要とされ
る回路エレメントを提供する。このモノリシツク
回路３８５を、第１８図に関連して以下でより詳
細に説明する。 前で説明した光学エンコーダアセンブリ１００
は、スケール１１２の位置を示す相対光レベルに
応答し、かつその光レベルを直角位相にある２つ
の位相信号Ｐ１およびＰ２へ変換する。これらの
位相信号は、アセンブリ１４２の電流−電圧変換
器Ｕ１ＡおよびＵ１Ｂによつて電圧に変換され、
かつそれから、アナログ／デイジタルサーボチツ
プ３８５を介してマイクロコンピユータ３８１内
のアナログデイジタル変換器に供給される。エン
コーダの回路構成を、第１８図に関連してここで
より詳細に延べかつ論じる。 アナログ／サーボチツプ３８５および関連する
回路構成は、デイジタル位置値を駆動電流に変換
し、かつ駆動回路３９０を介するこれらの電流
を、参照数字３００がつけられ、かつ記号データ
トランスデユーサヘツド３２０および移動してい
るスケール１１２を相互接続する破線によつて第
１１図に表わされる回転アクチユエータ３００の
巻線３０８に印加する。コイル３０８を介して通
過する電流の方向および大きさは、データ記憶デ
イスク２１４のデータ記憶主要表面上に形成され
る同心データトラツクの間を動く際に、ヘツド３
２０の方向および速度を定める。サーボ回路３８
５を、第１７図に関連して以下でより詳細に説明
する。 記憶デイスク２１４ サブシステム５の20メガバイトのデイスク２１
４および２１５は、適当な磁気データ記憶材料で
コーテイングされる２つの主要データ記憶表面２
１４ａおよび２１４ｂを含む。各データ記憶表面
は、多数の同心データ記憶トラツクに記憶室を提
供し、データ表面ごとに使用可能な６１２の論理
トラツクがある。24の付加的な予備トラツクは、
媒体欠陥を有するトラツクの変わりに用いられる
ように、デイスク表面２１４ａ，２１４ｂの円周
に設けられ、そのためデレクトリーのための上位
動作システムによつて必要とされる第１トラツク
が、欠陥がなく、かつそれによつてすべての場合
信頼性がある。 内部ランデイングゾーン領域LZは、フエライ
トスライダヘツド３２０，３２２が、その下にあ
るデータ表面２１４ａ，２１４ｂと実際に接触
し、かつそれにランデイングゾーン領域LZでの
み可能な摩耗を受けさせるように設けられる。各
同心データトラツクは、名目上ほぼ10、426バイ
トを保持し、かつ18のデータセクタに分割され、
それらの17は有効なデータの記憶のためであり、
かつそれらの１つは、媒体欠陥が他の17のいずれ
か１つを使用不可能にするといけないから予備に
保持され。各データセクタはほぼ568バイトを含
み、それは512バイトの有効データを含む、かつ
その残りは、セクタアドレスヘツダ、誤り訂正、
速度許容限界ギヤツプフイルタなどである。 スピンドルモータ２０２を制御するモータドラ
イバ回路構成２６０によつて発生されるトラツク
起点マーカ３９９は、デイスク２１４の１つ以上
のデータ記憶表面２１４ａ，２１４ｂ上に各デー
タトラツクに対するトラツク中心線情報で予め記
録される狭くほぼ200マイクロ秒、幅130バイト
の、１つのサーボセクタ４０１に対してちようど
よい時間にその位置をマークする。 デイスク２１４は実質的に一定の角速度で回転
し、かつ各回転のための時間期間は名目上16.67
ミリ秒である。モータドライバ回路構成は、第８
Ａ図に図解され、かつ集積回路モータドライバ、
たとえば707W.アルゴンギン ロード、アーリン
トン ハイト、イリノア6006（700W.Algonguin
Road、Arlington Height、Illinoes60006）の日
立アメリカ社によつて提供されるタイプ
HA13426、またはその均等物を含む。この集積
回路は、ヘツドおよびデイスクアセンブリ１０の
ためのベースキヤステイング１２に直接装着され
るフランジを含む。スピンドルモータ２０２は、
Ｙ巻きされ、かつ従来公知でありかつ理解されて
いるように、モータ１０３を駆動するのに必要な
位相を発生させるために集積回路によつて用いら
れるモータ２０２のアーマチヤーの小さい永久磁
石に応答してホール効果トランスデイーサＵ，Ｖ
およびＷによつて３相整流信号を発生させる。 第４ホール効果トランスデユーサＩは、インデ
ツクスライン上に１回転につき１度インデツクス
信号を発生させかつ出す。マイクロコンピユータ
３８１は、モータ制御１０５からインデツクスラ
インをモニタし、かつ各インデツクスマーカ９９
間の間隔のタイミングを合わせ、デイスク９６が
正しい角速度で回転していることを確かめ、かつ
デイスク回転が適当でないと定められる場合にサ
ービスしていないサブシステム３１を必要とす
る。 ２つの放射状にずれ、時間がずらされたバース
トは、サーボセクタ４０１内の各同心データトラ
ツクに設けられる。トランスデユーサ３２０は第
１バーストを読出し、かつその振幅値は、マイク
ロコンピユータ３８１によつてサンプリングされ
かつ送られかつデイジタル化される。トランスデ
ユーサ３２０は、それから、第２バーストを読出
し、かつその振幅値は、マイクロコンピユータ３
８１によつてサンプリングされかつ送られかつデ
イジタル化される。デイジタル化された振幅値の
差はマイクロコンピユータ３８１によつて用いら
れ、トラツク追従動作中各トラツクと中心線整列
してヘツド３２０を維持するために、記憶されか
つデイジタル化された位相値と結合されかつコイ
ル３０８に送られる中心線ずれの補正値を計算す
る。 ６１２のトラツクは、５つの連続ゾーンに分け
られ、各々１２８のトラツクの４つのゾーン、お
よび各々１００のトラツクの１つのゾーンがあ
る。トラツク中心線データは、各ゾーンのトラツ
クに対し得られかつ記憶され、かつこのデータ
は、アクチユエータがゾーン内のトラツクにヘツ
ド３２０，３２２を置いたときはいつでも、初期
訂正のために用いられる。ゾーンタイマは、各ゾ
ーンに対してセツトされ、かつ予め定められた間
隔後時間切れし、ゾーンための新しい中心線情報
は読出／書込動作が可能となる前に得られること
を要求する。これらの構築特徴および微サーボル
ープおよびトラツクゾーンの動作を、参照したア
メリカ合衆国特許第4396959号、第4419701号およ
び第4516177号でさらに詳細に説明し、その開示
をこの場所でこの明細書に参照することによつて
援用する。 電子復帰ばね４００ 既に上で構造的に説明した空力的に解放された
ばねバイアスシツピングラツチ２３０は、デイス
ク２１４の回転によつて発生されるエアフローに
よつて偏向される。このラツチ２３０は、回転ア
クチユエータ３００を係合する部材を含み、それ
によつてデイスク回転が、（周知のウインチエス
ター技術に従つて）ヘツドが「浮動する」空気軸
受効果を発生させるのに不十分であるときはいつ
でも、ランデイングゾーンLZ上のランデイング
ゾーン位置でヘツド３２０，３２２をロツクす
る。 アクチユエータ３００がヘツド３２０，３２２
をランデイングゾーンLZに戻すことを確かめる
ために、第１１図のスイツチ４００によつて表わ
される電子復帰ばねがサブシステム５に設けられ
る。電力がサブシステム５から失われまたは故意
に除去されるとき、この事実に気付き、かつスピ
ンドルモータ２０２の動作は逆にされる。すなわ
ちスピンドルモータ２０２の発生器となり、かつ
回転デイスク２１４に記憶される運転エネルギの
ため、それが発生させる電気エネルギは回転アク
チユエータ３００のコイル３０８に切換えられ
る。デイスク回転がある限り、それによつて発生
される電気エネルギは、ヘツドをデイスク２１４
の内部ランデイングゾーンLZに戻し、かつヘツ
ドをそこに保持するのに十分であり、そのためば
ねバイアスラツチ２３０は、アクチユエータ３０
０を再係合し、かつそれによつてヘツド３２０，
３２２をその内部ランデイングゾーンLZで保持
する。ラツチ２３０および電子ばね復帰４００の
力学は、ヘツド３２０，３２２がラツチ２３０が
再係合する前のちようど良い時間にランデイング
ゾーンLZに戻されるように設計される。 空力シツピングラツチ９８の詳細はさらに、
「デイスクフアイルアクチユエータのための空力
ラツチ」として1985年４月29日に出願された参照
した同時係属中アメリカ合衆国出願連続番号第
06／728674号に述べられ、その開示をこの場でこ
の明細書に援用する。 空力ラツチ２３０を電子復帰ばね４００に結合
することによつて提供される重要な特徴は、従来
の機械復帰ばねによつてアクチユエータにかけら
れる（かつデイスクフアイル動作中連続的に克服
されなければならない）バイアス力が完全に除去
されるということである。このことは、アクチユ
エータ３００がかなり低電力消費で動作するとい
うことを意味し、パーソナルコンピユータ上位シ
ステムの付属ソケツトから、サブシステム５のた
めに電力のすべてを引いているとき考慮しなけれ
ばならない。 読出／書込チヤンネル 読出／書込チヤンネル全体は、ヘツドおよびデ
イスクアセンブリ１０内の可撓性の、回路サブス
トレート３６２上に支えられ、かつ第１３Ａ図、
第１３Ｂ図および第１３Ｃ図に関連してここで説
明するヘツド選択および前置増幅器回路３６６を
含む。そのチヤンネルはまた、第１２Ａ図に概略
的に図解される読出／書込エレクトロニクス４０
９、およびデータセパレータ４１１を含む。デー
タセパレータ４１１は、デイスク２１４上の実際
の記録および再生プロセスで用いられるエンコー
デイングフオーマツト、たとえば2.7コードへか
つそれからデータビツトをコード化しかつデコー
ドする。データセパレータ４１１を、第１９図に
関連してさらに説明する。 制御装置／インターフエイス デイスクフアイルサブシステム５のための制御
エレクトロニクスの制御装置／インターフエイス
は、それ自体のデータシーケンサランダムアクセ
スメモリ４１５を有するプログラマブルデータシ
ーケンス４１３、メモリ制御装置４１７、入力／
出力チヤンネルインターフエイス４１９から、メ
モリ制御装置４１７によつてアドレスされかつデ
ータシーケンサ４１３からのデータを一時的に記
憶する入力／出力データランダムアクセスメモリ
４２１を含む。 BIOS（基本入力／出力システム）固定記憶装
置４２３は、入力／出力チヤンネルインターフエ
イス４１９と関連し、かつその動作システムがサ
ブシステム５を利用しようとするときはいつで
も、上位CPUによつて直接アクセスされかつ実
行される基本入力出力プログラムルーチンを含
む。実際に、BIOSメモリ４２３は、サブシステ
ム５の動作のために必要とされず、かつそれを含
むのは、ユーザにとつての便利であるからであ
り、そのためサブシステム５は、サブシステム５
を用いるために必要とされる動作システムにソフ
トウエアドライバルーチンを加えるようユーザに
要求することなく、パーソナルコンピユータ上位
システムに直接プラグで差し込まれる。 BIOSメモリ４２３はまた、デイスクフアイル
サブシステムの状況および／または誤り状態を
時々定めかつユーザに示すために上位システムの
動作システムによつて用いられる誤りおよび状況
状態ルーチンの集合を含んでもよい。８ビツト３
状態バスドライバ４２５は、ROM４２３からの
BIOSプログラムルーチンが上位バスを介して上
位CPUに転送され、かつ動作システムがBIOSメ
モリ４２３をアドレスするときはいつでも実行さ
れるように、データバスで、BIOS ROM４２３
と入力／出力チヤンネルインターフエイス４１９
との間に介装される。 システムバス 制御バス４３１は、印刷回路カード６全体を通
じて延びる。このバスは、第１１図では単線とし
て記号を使つて示されるが、実際には多くの異な
る線である。すべての線がすべてのエレメントに
延びるわけではない。便宜上、バス線がデータバ
スまたはアドレスバスでなければ、それは制御バ
ス線であると考えられる。したがつて、理解を容
易にするために記号を使つて第１１図に、かつ第
１２Ａ図、第１２Ｂ図、第１２Ｃ図および第１２
Ｄ図により詳細に示されるデータおよびアドレス
バスは、制御バス全体を構成する線の各々を省略
することによつて規定する。 ８ビツトの単方向に向けられたデータバス４３
３のため、マイクロコンピユータ３８１はデイジ
タルアクチユエータ制御値をアナログサーボチツ
プ３８５に送ることができる。デイジタルデータ
は、バス４３３上を、マイクロコンピユータ３８
１からアナログサーボ３８５を通過し、そこでそ
れは、トラツクシートおよび追従動作中、アナロ
グ値に変換され、かつ回転アクチユエータ３００
の位置を制御するために送られる。 ８ビツト時間多重化データおよびアドレスバス
４３５は、マイクロコンピユータ３８１、プログ
ラムメモリ３８３、データシーケンサ４１３、お
よびメモリ制御装置４１７を相互接続する。 ６高位ビツト（A8−A13）アドレスバス４３
７は、マイクロコンピユータ３８１およびプログ
ラムメモリ３８３を相互接続する。プログラムメ
モリ３８３のための下位８アドレスビツト（A0
−A7）は、アドレス時間中データ／アドレスバ
ス４３５上をマイクロコンピユータ８１によつて
メモリ制御装置４１７に送られ、そこでそれらは
ラツチされ、かつアドレスバス４３９上に送られ
るように保持され、プログラムメモリ３８３をア
ドレスする。 ５ビツトアドレスバス４４１および８ビツトデ
ータバス４４３は、データシーケンサ４１３、お
よびせいぜい32バイトだけ記憶するその専用小形
ランダムアクセスメモリ４１５を相互接続する。 入力／出力ランダムアクセスメモリ４２１は、
11ビツトアドレスバス４４５を介してメモリ制御
装置４１７からアドレスされ、一方８ビツトデー
タバス４４７は、データシーケンサ４４３および
入力／出力チヤンネルインターフエイス４１９を
バツフアメモリ４２１と接続する。バツフアメモ
リ４２１は、一時的に入力／出力データを記憶
し、かつセクタバツフアとして機能し、ホストと
サブシステム５との間を通過するすべての状況お
よび制御情報に加えて、デイスク２１４のデータ
表面２１４ａまたは２１４ｂから記憶されまたは
検索されているプロセスにあるデータの２つのセ
クタの最大量を保持する。 13ビツトアドレスバス４４９は、エツジコネク
タ３６５、BIOS ROM４２３と入力／出力チヤ
ンネルインターフエイス４１９との間を延び、か
つ８ビツトデータバスは、３状態バスドライバ４
２５を介してBIOS ROM４２３をインターフエ
イス４１９およびエツジコネクタ３６５と接続す
る。 データシーケンサ４１３ データシーケンサ４１３は、第１４図に示され
るように、７つの内部機能ブロツクを含むモノリ
シツク大規模集積回路である。これらのブロツク
は、レジスタ／制御論理ブロツク４６１を含む。
このブロツク４６１は、32の８ビツト内部制御レ
ジスタおよび関連する制御論理を含む。レジスタ
は、データ転送を制御するパラメータを初期設定
するために個々に書込まれてもよく、かつシーケ
ンサコマンド実行についての状況情報を得るため
にマイクロコンピユータ３８１によつて個々に読
出されてもよい。このブロツク４６１は、データ
ブロツクが取扱われるように、シリンダ、ヘツド
およびセクタ識別データ、状況などを記憶するデ
イスクアドレスレジスタを含む。マイクロコンピ
ユータ３８１は、これらのレジスタに書込むこと
によつて、シーケンサ４１３にコマンドを出す。 誤り訂正コード／循環冗長度チエツク論理ブロ
ツク４６３は、各セクタのデータおよび識別フイ
ールドにそれぞれ付加される、誤り訂正コード
（ECC）または循環冗長度チエツク（CRC）バイ
トを発生させかつチエツクする。このブロツクの
ため、標準CCITT16多項式CRCまたはプログラ
マブルECCのいずれかを用いることができる。
特定の多項式は、長さ64ビツトまでであつてもよ
く、かつレジスタ／制御ブロツク４６１に書込ま
れる値によつて初期設定時間で定められてもよ
い。 直並列変換ブロツク４６５のため、ホストから
の並列データはデイスクに対して直列化されるこ
とができる。この論理は、並列と直列データとの
間の必要なフオーマツト変換を実行する高速シフ
トレジスタで実現される。 上位インターフエイスブロツク４６７は、デー
タバス４４７を介して、シーケンサをバツフアメ
モリ４２１に接続する。DMAメモリ制御装置４
１７は、データがアドレスバス４４５を介して転
送されるべきバツフアメモリ４２１でアドレスを
提供する。 デイスクインターフエイスブロツク４６９は、
読取ゲート、書込ゲート、アドレスマークイネー
ブルなどのような制御信号を発生させかつ受ける
ような論理を提供し、かつまた、データセパレー
タ４１１および読出／書込回路４０９および４０
７を介して、デイスクへかつデイスクから直列デ
ータを通過させる。 マイクロプロセツサインターフエイス４７１の
ため、マイクロコンピユータ３８１は、シーケン
サ４１３の動作を制御しかつその状況をモニタす
るために、ブロツク４６１の内部制御レジスタを
読出しかつ書込むことができる。 外部ランダムアクセスメモリ４１５へのインタ
ーフエイス４７３は、アドレスバス４４１および
データバス４４３を介して、32フオーマツトパラ
メータレジスタをアクセスする。これらのフオー
マツトパラメータレジスタは、デイスク上の各デ
ータセクタ内のフイールドの大きさおよび内容を
特定する。各フイールドには２つのレジスタがあ
る。一方は、特定のフイールドのバイト数を特定
し、かつ他方は、そのフイールドに含まれる実際
の値を特定する。 モノリシツク集積回路、339N.バーナード ア
ベニユ、マウンテイン ビユー、カリフオルニア
94043（339N.Bernardo Ave.、Mountain View、
California94043）のサイエンテイフイツク マ
イクロシステム社（Scientific Microsystems、
Inc.）から入手可能な製品コードOMTI
PEM5050プログラマブルデータシーケンサは、
データシーケンサ４１３の現在好ましい構成であ
る。 データシーケンサ４１３の機能は、データが転
送されるべきトラツクの正確なセクタを位置決め
するために、データセパレータ４１１から来る直
列データストリームをモニタすることである。デ
ータ表面から入つてくるセクタアドレスが正しい
セクタ識別と対応するよう、シーケンサ４１３に
よつて一旦定められると、データ読出または書込
動作はそれから実行される。 読出動作の場合には、シーケンサは、正しく識
別されたデイスクセクタ（512バイト）からセク
タバツフア４２１までデータを転送し、そこでデ
ータはそれからインターフエイスを介してホスト
まで通過されてもよい。書込動作の場合には、シ
ーケンサは、書込経路を介して（セクタバツフア
４２１に記憶される）ホストから、かつ選択され
たデイスク表面２１４上の正しいトラツクの正し
く識別されたセクタのデータ領域へ512バイトの
データを転送する。 シーケンサ４１３は、これらの転送を１つのセ
クタとして実行するようにプログラムされる。マ
イクロコンピユータ３８１は、シーケンサが他の
コマンドを実行する前にその動作を完了するまで
待つている間、アクチユエータ３００をトラツク
上のサーボにコマンドする。一旦データのセクタ
の転送が完了されると、完了信号がシーケンサに
よつてマイクロコンピユータ３８１に送られる。
マイクロコンピユータ３８１は、それから、いか
なる誤りも生じていないことを確かめるために、
シーケンサ４１３内の状況レジスタをチエツクす
る。データ読出動作の場合には、マイクロコンピ
ユータ３８１は、そこから、メモリ制御装置４１
７をプログラムし、512バイトのデータをインタ
ーフエイス４１９を介してバツフア４２１からホ
ストに転送する。マイクロコンピユータ３８１
は、それから、その転送がうまく完了されるのを
待つている間、トラツク上でサーボを続ける。 メモリ制御装置４１７ メモリ制御装置４１７は、データシーケンサ４
１３とバツフアメモリ４２１との間の、かつバツ
フアメモリ４２１およびインターフエイス４１９
と上位コンピユータとの間のデータの流れを取扱
う低電力モノリシツク集積回路である。それは、
選択されたデータ表面２１４上に記憶されかつそ
れから検索されるユーザデータの512バイトブロ
ツクの転送を制御し、かつまたマイクロコンピユ
ータ３８１へのかつそれからのコマンドおよび状
況バイトの転送を制御する。基本的に、メモリ制
御装置４１７の機能は、アドレスバス４４５を介
してバツフアメモリ４２１に送られるアドレスを
発生させることである。それはまた、データブロ
ツクがバツフア４２１を介して動かされていると
き、ホストとサブシステム５との間の多重ブロツ
クデータ転送中、サービス要求コンテンシヨンを
解決する。 メモリ制御装置４１７の３つのチヤンネルはサ
ブシステム５によつて用いられ、かつワードカウ
ントレジスタおよびアドレスレジスタは、内部で
チヤンネルの各々に設けられる。マイクロコンピ
ユータ３８１は、そこからまたはそこへデータが
転送されるべきアドレス、転送されるべきバイト
数、および転送の方向で制御装置をプログラムす
る。それは、それから、制御装置４１７でロード
されるこれらのパラメータで、その転送を実行す
る。 第１５図は、メモリ制御装置４１７の構造の概
念図を述べる。メモリ制御装置４１７の内部で、
レジスタおよび制御論理ブロツク４７５は、各チ
ヤネルに対して書込および読出レジスタを含む。
書込レジスタは、データ転送を制御するパラメー
タを初期設定するために、個々に書込まれてもよ
い。読出レジスタは、データブロツク運動コマン
ド実行についての状況情報を得るために、使用可
能であり、かつマイクロコンピユータ３８１によ
つて個々に読出されてもよい。 アドレス発生器４７７は、アドレスバス４４５
を介して、アドレスをバツフアメモリ４２１に発
生させかつ出す。これらのアドレスは、転送され
るべきデータを、データシーケンス４１３を介し
てデイスクに、またはマイクロコンピユータ３８
１に、または入力／出力インターフエイス４１９
に位置決めする。ブロツク転送の場合には、アド
レス発生器４７７は、選択されたセクタに対する
データのブロツク全体が転送されるまで、アドレ
ス値をバツフア４２１の次の位置への点に自動的
にインクリメントするように動作する。 データシーケンサインターフエイス４７９は、
システム制御バス４３１を介して、レジスタおよ
び制御論理ブロツク４７５をデータシーケンサ４
１３の適当な制御線に接続する。 マイクロプロセツサインターフエイス４８１の
ため、マイクロコンピユータ３８１は、ブロツク
データ転送をモニタしかつ制御するために、状況
レジスタを読出し、かつ制御レジスタを書込むこ
とができる。メモリ制御装置４１７はまた、アド
レス／データバス４３５からプログラムメモリ３
８３のための（ラツチ）プログラムアドレスをデ
マルチプレクスするために用いられ、かつマイク
ロコンピユータ３８１の制御下で開始されるこれ
らのアドレスは、インターフエイス４８１および
アドレスバス４３９を介してプログラムメモリに
与えられる。 最後に、入力／出力インターフエース４８３の
ため、メモリ制御装置４１７は、入力／出力チヤ
ンネルインターフエイス４１９の動作を制御する
ことができる。 モノリシツク集積回路、399 N.バーナード
アベニユ、マウンテン ビユー、カリフオルニア
94043のサイエンテイフイツク マイクロシス
ム社から入手可能な製品コードOMTI PEM
5060 ４チヤンネルメモリ制御装置は、メモリ制
御装置４１７の現在の好ましい構成である。 メモリ制御装置４１７は、サブシステム５と上
位システムとの間で、情報、すなわちデータブロ
ツクおよびコマンドおよび状況バイトの両方の転
送を制御するためにプログラムされる。この点に
ついては、制御装置４１７は、データブロツクお
よび制御および状況バイトのインターフエイス４
１９を前後に横切る通過を、上位システムで取扱
いかつ調整する。一旦制御バイトのシーケンスが
ホストから受けられると、（典型的には６個の連
続するバイトが、サブシステムがそれに応答する
ようにプログラムされる４つの予め定められた論
理ポートの１つに送られる）、これらのバイトは、
それからマイクロコンピユータ３８１に転送され
る。 マイクロコンピユータ３８１とバツフアメモリ
４２１との間に直接データ経路はない。マイクロ
コンピユータ３８１がコマンドバイトを受け、か
つバツフアメモリ４２１を介して状況バイトをホ
ストに送り出すために、そのようなバイトがデー
タシーケンサ４１３を介して通過することが必要
である。バイトをバツフアメモリ４２１に書込む
ために、マイクロコンピユータ３８１は、バイト
が書込まれるべきバツフア４２１のアドレスに書
込むメモリ制御装置４１７の第３チヤンネルをセ
ツトアツプする。それから、マイクロコンピユー
タ３８１は、データシーケンサ４１３内のレジス
タアドレスにバイトを書込み、かつバイトは、そ
の後すぐに、シーケンサ４１３および制御装置４
１７の調整された自動作用によつて、１つのバツ
フアアドレスに自動的に転送される。類似の、し
かし２ステツプの手順が、１バイトのデータをバ
ツフア４２１からマイクロコンピユータ３８１の
内部ランダムアクセスメモリへ移動させるために
続けられる。先取りは、マイクロコンピユータ３
８１によつて制御装置４１７をセツトアツプした
後用いられ、第１バイトをシーケンサ４１３へ置
く。取出しは、そのバイトをシーケンサからプロ
セツサの内部ランダムアクセスメモリへ移動させ
るためにそれから用いられる。取出しは、それか
ら、シーケンスの残りのバイトすべてを転送する
ために用いられる。 メモリ制御装置４１７は、バイトごとのハンド
シエークで、ホストへ前後にデータを移動させ
る。一旦通常512バイトのセクタ量であるデータ
のブロツクがうまく通過したら、転送の完了は、
マイクロコンピユータ３８１に信号で伝えられ
る。 上位コンピユータは、通常、直接メモリアクセ
スで、サブシステム５からかつそれへのデータブ
ロツク転送を取扱い、６コマンドバイトがサブシ
ステム５へ通過された後、上位中央演算処理装置
（CPU）は、データバスを廃棄し、かつデータ
は、上位メモリ制御装置の制御下でホストの活動
状態のメモリへ直接転送される。バイトごとのデ
ータ転送は、プログラムされた入力／出力で、記
憶サブシステム５とコマンドおよび状況バイトの
ためのホストとの間で用いられ、そのようなバイ
トは、ホストのアキユムレータレジスタを介して
通過する。そのような転送は、データブロツクの
ために用いられてもよいが、はるかに多く時間が
かかり、かつ剛体デイスクデータ記憶装置と通常
関連する速度利点を非常に損なう。 入力／出力チヤンネルインターフエイス４１９ 入力／出力チヤンネルインターフエイス４１９
は、特種目的の低電力VLSIモノリシツク回路と
して構成される。この回路４１９は、制御装置エ
レメント４１３，４１７，３８１およびウインチ
エスターデイスクサブシステム５の関連する回路
構成を、選択された上位コンピユータ、たとえば
IBMパーソナルコンピユータtmの入力／出力チ
ヤンネルバスにインターフエイスするのに必要な
回路構成のすべてを提供する。回路４１９は、バ
ツフアされたデータ経路を上位入力／出力チヤン
ネルに提供し、かつ８つの上位入力／出力アドレ
スポートへアクセスするためのアドレスデコーデ
イング、バス４４９および４５１を介して外部
BIOSメモリ４２３へアクセスするためのアドレ
スデコーデイング、および上位バス割込および
BMA転送を制御するための回路構成を提供す
る。 第１６図に見られるように、回路４１９は、８
つの入力／出力ポート：４つの書込ポートおよび
４つの読出ポート（その３つだけが用いられる）
を選択することができるように、上位Ｉ／Ｏチヤ
ンネルからアドレス線Ａ０−Ａ９をデコードする
ポートアドレスデコードブロツク４８５を含む。
２つのユーザがアクセス可能なアドレス選択入力
ピン−CNTAおよび−CNPBは、その上位パー
ソナルコンピユータの多重記憶サブシステム５を
使用することができるように、ホストの入力／出
力ポートのアドレス範囲を変えるように設けられ
る。 BIOSメモリアドレスデコードブロツク４８７
は、Ｉ／Ｏチヤンネルからアドレス線Ａ１３ない
しＡ１９をデコードし、外部BIOSメモリ４２３
を読出すことができるROM選択信号−
ROMSELを与える。アドレス選択入力ピン−
RADRは、BIOSメモリ４２３のアドレス範囲を
変化させるために設けられる。入力ピン−
ROMDISはまた、BIOSアドレスのデコーデイン
グを完全に不能にするために設けられる。 制御論理ブロツク４８９は、上位入力／出力ポ
ートレジスタの読出および書込を制御する論理回
路構成、ホストへのかつホストからのデータブロ
ツク転送、およびホストに送られる割込を含む。
このブロツクは、ホストがコマンドの完了が介入
されるか、かつまたホストへのデータの転送が上
位メモリおよび制御装置を介して直接メモリアク
セスによるかどうかを制御する２つの内部フリツ
プフロツプを含む。これらのビツトは、制御論理
ブロツクの書込ポートの一方へホストによつて書
込まれる制御語のビツトD0およびD1によつてセ
ツトされ、かつ割込要求線IRQ、およびホストへ
延びるデータメモリ要求線DRQ上の論理レベル
を制御する。データ肯定応答信号−DACKは、
ホストから制御論理ブロツク４８９へ受けられ、
データバイトを受取つたことを示し、かつそれに
よつてホストが他のデータバイトを受ける準備が
できていることを信号で知らせる。 ３：１多重／ドライバブロツク４９１のため、
３つの異なる上位入力／出力読出ポートの１つ
は、ホストによつて上位入力／出力チヤンネル上
で読出されることができる。これらのポートは、
バス４４７上のデータをバツフアメモリ４２１か
らラツチさせ、かつバイトごとのハンドシエーク
でブロツク４９１およびデータバス４５１を介し
てホストにデータを出す出力データバツフア４９
３（ポート０）を含む。多重／ドライバブロツク
４９１はまた、その上に、入力／出力回路４１９
の内部の様々な制御信号の状態をホストに示す制
御論理４８９に位置決めされるハードウエア状況
レジスタ（ポート１）、およびまた制御論理４８
９内の駆動タイプレジスタ（ポート２）を選択
し、そのため上位コンピユータは用いられている
デイスク駆動機構のタイプを特定する４つの入力
の値を読出すことができる。第４読出ポート（ポ
ート３）は使用可能であるが、それはサブシステ
ム５によつて用いられない。入力データバツフア
４９５は、バイトごとのハンドシエーク転送で、
バス４５１上のデータをホストからラツチさせ、
かつバス４４７上のバツフアメモリ４２１にデー
タを出す。 サーボ回路３８５ 低電力モノリシツクアナログデイジタル集積回
路３８５は、アナログデイジタルサーボ回路に設
けられる。その内部構築は、第１７図に描かれ
る。このチツプ３８５は、デイジタルアナログ変
換を実行するのに必要とされる回路構成を含み、
トラツク追従およびシーク動作のために制御電流
をアクチユエータ電源ドライバ５１９，５２１に
与える。サーボ回路３８５はまた、ヘツド３２０
または３２２がサーボバーストを読出すとき、読
出信号がトラツク起点マーカ３９９にすぐ追従し
て、ピーク検出機能を果たす。ピーク検出機能の
ため、マイクロコンピユータ３８１は、放射状に
ずれ、時間をずらされたサーボバーストからトラ
ツク中心線情報を定めることができる。 サーボ機能は、移動しているアクチユエータア
センブリ３００のロータコイル３０８を介してア
ナログ直流を送ることによつて実行される。コイ
ルを介して通過する電流の方向（極性）は、デイ
スク上で放射状に内向きであろうと外向きであろ
うと、ヘツド運動の方向を定める。ヘツドアクチ
ユエータアセンブリ３００の電磁運動は、光学エ
ンコーダアセンブリ１００によつてかつ読出およ
び書込チヤンネルを介して１つのサーボセクタ１
０１から導かれる微位置情報によつて発生される
粗位置情報をモニタするマイクロコンピユータ３
８１によつて制御される。 第１７図は、マイクロコンピユータ３８１の環
境内のサーボ回路３８５、光学エンコーダ１０
０、およびロータコイル３０８の回路構成を図解
する。 マイクロコンピユータ３８１から８ビツトサー
ボデータバス４３３で開始すると、デイジタルデ
ータは、８ビツトデイジタルアナログ変換器５０
１に入る。デイジタルアナログ変換器は、スイツ
チコンデンサ設計であり、かつ線５０３上に供給
される10MHzクロツク信号を用いる。DAC５０
１からのアナログ出力は、演算増幅器DACバツ
フア５０５でバツフアされ、かつそれから、サー
ボ増幅器５０９に追従する内部トラツクと結合し
てサーボループ位相補償を提供する外部位相進み
フイルタ５０７を介して通過する。サーボオフコ
ントロール線５１７を介してマイクロコンピユー
タ３８１からの信号に応答して動作するスイツチ
ング回路５１３のため、電流は、マイクロコンピ
ユータ３８１の制御下でロータコイル３０８から
完全に除去されることができる。 外部ドライバ増幅器５１９および５２１は、コ
イル３０８を介して電流を駆動するために用いら
れる。増幅器５０９の電圧出力は、増幅器５１９
の反転していない入力に直接印加され、かつ２：
１の抵抗比率を有する抵抗器を備える分圧回路網
の一方の端部に印加される。回路網の共通の接続
点は、増幅器５２１の反転していない入力に接続
される。回路網はまた、その他方の下方抵抗端部
で、6V基準電圧に接続され、そのため増幅器５
１９に出される3Vと9Vとの間の実際の電圧は、
それが増幅器５２１の入力に達するとき、基準電
圧について比例される。 たとえば3Vの電位が増幅器５１９に印加され
るとき、3Vがその出力に現われる。同時に、4V
の電位は、増幅器５２１の入力および出力に現わ
れる。1Vの差は、それから10Ωの感知抵抗器５
２３に現われる。10Ω抵抗器５２３にかかる1V
の降下は、第１７図の上から下までロータコイル
３０８を介し通過する100ミリアンペアの電流の
流れを生じさせ、かつそれによつて電流の流れは
アクチユエータアセンブリ３００を動かす。増幅
器５１９の入力での電圧がたとえば9Vであると
き、8Vのみが増幅器５２１に現われ、それによ
つて流れと反対方向に100ミリアンペアの電流が
生じる。 抵抗器５２３にかかる電圧降下は、その反転し
ている入力で、増幅器５１９および５２１のいず
れによつても検出され、かつ反転していない入力
に印加される制御電圧と結合して、コイル３０８
を介して通過する電流の大きさおよび方向を制御
するために用いられる。駆動増幅器５１９，５２
１は、電流の流れのどちらかの方向に、ほぼ100
ミリアンペアの最大量をコイル３０８に供給す
る。 光学エンコーダサブアセンブリ１００の２つの
電流−電圧変換器５２５および５２７は、光で誘
導された相電流Ｐ１およびＰ２をアナログ電圧に
変換する。これらの変換器５２５および５２７
（第１８図ではＵ１ＡおよびＵ１Ｂ）からの出力
は、第１１図および第１７図の両方に示されるよ
うに、マイクロコンピユータ３８１のアナログデ
イジタル変換ポートへ入り、かつまたサーボ回路
３８５へ入る。回路３８５の２つの比較器５２
９，５３１は、P1およびP2電圧をモニタし、か
つ、また回路３８５の内部の２つの反転している
増幅器５３３，５３５を介してマイクロコンピユ
ータに戻されるデイジタルトラツク交差信号を発
生させる。デイジタルトラツク交差信号を発生さ
せることによつて、マイクロコンピユータ３８１
は、それがまずＰ１およびＰ２信号をデイジタル
値に変換しなければならない場合より効果的に、
トラツクシーク動作中、粗ヘツド位置をモニタす
ることができる。 電圧基準エレメント５３７は、第１０図に示さ
れるように、基準電圧をチツプ３８５内の回路エ
レメントの適当な接続点に与える。6Vバツフア
５３８は、基準6Vを、DACバツフア５０５の
各々に、かつサーボ増幅器５０９に与える。6V
基準のため、DACは、２５６の等しいインクリ
メントについて3Vと9Vとの間の範囲で、その出
力が変えられることができる。 光学エンコーダアセンブリ１００からの5Vツ
エナー基準は、マイクロコンピユータ３８１内の
アナログデイジタル回路の基準電圧入力Verfへ
置かれる前に、バツフア増幅器５３９および外部
トランジスタ５４１を介して通過する。エンコー
ダ１００からのツエナー電圧が温度変化でドリフ
トするとき、これらの小さい変化はまた、マイク
ロコンピユータ３８１のデイジタルアナログ変換
器によつて追跡される。 アナログサーボチツプ３８５は、主として12ボ
ルト電源で働き、一方マイクロコンピユータ３８
１は、5V電源で働く。比較器回路５４３は、サ
ーボチツプ３８５内の5Vバスをモニタする。5V
基準がチツプ３８５で失われれば、比較器５４３
はバツフア５３９を遮断し、それによつてマイク
ロコンピユー３８１が損傷されるのを防ぐ。とい
うのはVrefポートは接地電位に強制されるから
である。マイクロコンピユータ３８１に直接導く
サーボ回路３８５の出力のすべては、オープンコ
レクタでありまたは出力保護され、そのためマイ
クロコンピユータ３８１はそれによつてチツプ３
８５またはそのエメレントのいずれかの故障から
防がれるということを、この点について注目しな
ければならない。 チツプ３８５はまた、１個のサーボセクタ４０
１に予め記録されるセクタサーボバーストを受け
るために、読出／書込チヤンネルに直接接続され
る検出器増幅器５４５を含む。読出／書込チヤン
ネルのピーク電圧レベルは、増幅器５４５によつ
て、増幅器５４５の出力によつて駆動されるマイ
クロコンピユータ３８１のアナログデイジタル変
換入力ポートAD３により適するレベルに翻訳さ
れる。 データセパレータ４１１ データセパレータエレメント４１１は、好まし
くはモノリシツク集積回路、たとえば399 N.バ
ーナー アベニユ、マウンテイン ビユー、カリ
フオルニア 94043のサイエンテイフイツク マ
イクロシステム社から入手可能なタイプOMTI
20527として形成されるが、第１９図に描かれる。
データセパレータ４１１は３つの機能を果たす。 第１に、データセパレータ４１１は、データフ
オーマツトに対するヘツド位置を定める。このタ
スクは、読出動作が開始されるとき識別されるこ
とができる、一般にアドレスマークパターンと呼
ばれる、データ表面２１４上の特殊なパターンを
書込むことによつて達成される。セパレータ回路
４１１は、各データトラツクをフオーマツト化し
ている間、アドレスマークパターンを発生させか
つ書込み、かつ読出動作が始められるときアドレ
スマークを識別する。 第２に、データセパレータ４１１は、デイスク
データ表面上のビツトセル境界を規定する。この
タスクは、位相ロツク発振器（PLO）によつて
達成される。PLOは、ビツトセル境界がフオー
マツト化されたデータトラツクに存在するとき、
それを正確に規定するデータクロツク信号を構成
する。本質的に、デイスク速度の分変動を平均化
するための慣性を有するフライホイール発振器、
つまりPLOは、各データ読出動作全体を通じて、
データクロツク信号の位相および周波数を絶えず
更新する。 第３に、データセパレータは、時期記録現象に
特有の制約のため、直列の磁束遷移として、非ゼ
ロ復帰（NRZ）データを、媒体上で記録される
のにより適するフオーマツトにコード化しかつデ
コードする。１つの適当なフオーマツトは2.7コ
ードであり、かつデータセパレータ４１１はコー
ド変換を取扱う。 第１９図に示されるように、モノリシツクデー
タセパレータ回路４１１は、同期フイールド修飾
子回路５５１を含む。この回路５５１は、読出エ
レクトロニクス４０９から入つてくるパルスの周
波数を検査する。回路５５１の出力は、入つてく
るパルスの周波数に依存して、論理１または０で
ある。たとえば、パルスが204ナノ秒より少ない
または602ナノ秒より大きい時間だけ分離されれ
ば、出力はローになる。パルスが300ナノ秒より
大きいおよび429ナノ秒より小さい時間だけ分離
されれば、出力はハイとなり、同期フイールドが
生データストリームに妥当に存在することを示
す。同期フイールドが妥当である場合のみ、
PLOは入つてくるデータ上にロツクされること
が可能である。 この回路５５１はまた、読出シーケンスをリセ
ツトするために用いられる。アドレスマークの探
索は、同期フイールドが８バイトのデータに対し
て妥当でなくなるまで開始されることができな
い。同期フイールドが零に降下する場合のみ、読
出シーケンスが進行する。連続８バイトが受けら
れる前にそれが行なわれれば、読出シーケンスは
自動的にリセツトされる。この機構は、書込スプ
ライスから保護する。たとえば、33の16進値を有
するデータは、800ナノ秒ごとに１パルスをコー
ド化し、そのため同期フイールドを強制的にロー
にする。16進33のフイールドは、フオーマツトの
５バイトフイールドのどちらかの側で読出され、
そこで書込スプライスが生じることがある。この
ため、書込スプライスに入りかつそれから出る
と、読出シーケンスは強制的にリセツトされる。
これは重要である。というのはある時間にわたつ
て、書込スプライスは、16進FFデータおよびア
ドレスマークを含むいかなるパターンのデータに
もなることができるからである。しかしながら、
５バイトより大きい正しいシーケンスを作り、か
つ書込スプライスのどちらかの側で読出シーケン
スを強制的にリセツトすることによつて、誤りア
ドレスマークは発生されることができない。 読出制御回路５３３は、データトランスデユー
サヘツド３２０，３２２が、読出されるトラツク
のデータフオーマツトに対してどこに位置決めさ
れるか知るための、かつPLOをデイスクデータ
にロツクするための１つの機構が提供される。制
御回路５５３は、４ビツト非同期カウンタ、３状
態保持フリツプフロツプ、および様々なデコーデ
イング論理を含む。ロツク・ツー・データ
（LTD）信号は、強制的にPLOを、読出チヤンネ
ル４０９から来る読出生（RD RAD）パルスに
位相ロツクする。ビツト同期（BISTY）信号の
ため、検出器は正しいデコーデイングのために、
入つてくるコード化されたビツトをブロツクす
る。アドレスマークサーチ（SAM）信号のため、
他のステートマシーン５５５は、アドレスマーク
が正しい瞬間にデイスク上に存在するかどうかを
定めることができる。適当な作用は、それから
SAM回路５５５によつて行なわれる。 位相ロツク発振器５５７は、読出動作中、ビツ
トセル境界がフオーマツト化されたデイスク上に
存在するとき、それらを規定する。PLO５５７
は、位相比較器、フイルタ、および電圧制御発振
器（VCO）を備える。位相比較器は、データ表
面９７から読出されたコード化されたデータの位
相をVCO信号と比較する。それは、それから、
そのデユーテイサイクルが２つの信号間の位相差
に比例するＩ SRC SNKを介して電流を供給
する。フイルタは、位相ロツクループに位相補強
を提供するために、Ｉ SRC SNK信号の高周
波数コンポーネントを減衰するために、かつ電流
を電圧に変換するために外部受動コンポーネント
を必要とする。VCOは、デコードマシーンに、
生データと同じ位相のビツトレートクロツクを与
える電圧周波数変換器である。周波数は、フイル
タされたＩ SRC SNK信号によつて定められ
る。 ひとまとめにして考えられるデコードマシーン
５５９およびビツト同期論理ブロツク５６１は、
データセパレータの中心部である。それらはコー
ド化されたデータ、たとえば2.7コードフオーマ
ツト、または他の適当なフオーマツトを、読出チ
ヤンネル４０９から取り入れ、そのようなデータ
をデコードし、かつそれを読出クロツクRD
CLK信号と位相ロツクするNRZデータとして出
す。どのNRZデータビツトに対しても２つのコ
ードビツトがあり、かつそのコードビツトは、デ
コードされる前に、正しくともにブロツクされな
ければならない。ビツト同期論理ブロツク５６１
は、読出制御回路５５３によつて発生される妥当
なビツト同期信号（BITSY）に応答して、コー
ド化されたビツトの正しいブロツキングを定め
る。 読出アドレスマーク状態マシーン５６３は、ア
ドレスマークイネーブル信号AM ENABLEに
関連する特定の時間で、書込アドレスマーク信号
（WAM）を発生させる。WAM信号は、２つの
隣接するコードビツトを反転するために用いられ
る。これは使用される特定のコードのエンコーデ
イング規則のため、データの正しくコード化され
たバイトを、コード化論理によつて発生されない
特有のパターンに変える。このパターンはアドレ
スマークとして役立つ。 コード化マシーン５６５は、データシーケンス
４１３からのNRZデータを、それが2.7コードで
あろうと他の満足なコードであろうと、選択され
たエンコーデイング方法に従つて、コード化され
たデータに変換する。エンコーデイング動作は、
書込ゲート線（WRT GATE）が能動化される
ときはいつでも実行される。書込アドレスマーク
信号WAMが主張されると、コードビツトは反転
される。コードビツトは、データシーケンサ４１
３から与えられる基準クロツク信号REF
CLOCKに同期される。 クロツク発生おび多重化回路５６７は、書込基
準クロツクWREFCLK信号を発生させるために、
基準クロツク信号を２で割るのに必要とされる回
路構成を含む。この信号は、マシーン５６５のエ
ンコーデイング動作のために必要である。回路５
６７のマルチプレクサは、データシーケンサ４１
３へ進む読出基準クロツク出力RD REF CLK
へ２つの入力の一方を進める。読出動作中、（ビ
ツト同期論理ブロツク５６１によつて出される
NRZデータと同期する）読出クロツク信号RD
CLKは、それをNRZデータストリームと同期さ
せるために、データシーケンサ４１３へ通過され
る。 テスト論理ブロツク５６９のため、特殊なテス
トがデータセパレータチツプ４１１上で実行され
ることができる。そのようなテストは、PLO５
５７のループパラメータを測定するためにLTD
線をハイに保持することを含む。また、データ
は、ウインドーマージン試験を行なうために、ビ
ツトセルに関してデイスクから遅延されてもよ
い。かつ２つの内部信号間の時間遅れは、位相比
較フリツプフロツプ上でセツトアツプ時間を最適
化するために変えられてもよい。 デイスクフオーマツト サブシステム５のためのフオーマツト配置は、
第２０図に描かれる。そこには、18の同一セクタ
が設けられ、これらのセクタはインデツクスマー
ク３９９、およびウエツジサーボバーストおよび
インデツクスドリフトのための許容限界領域を含
むポスト−インデツスギヤツプに続く。IDプリ
アンブルは、12バイトの16進FFデータを含む。
その目的は、データシーケンサ４１３がIDデー
タフイールドを読出す前にPLO５５７を同期す
ることである。16進FFパターンは、１バイト繰
返しパターンの最も高い周波数読出パルスを提供
するので用いられる。その長さは、PLOをロツ
クする前に２バイトのPLO同期検出、５バイト
のPLO同期時間、１バイトの位相セツト時間、
および４バイトのマージンを考慮に入れる。 ID同期バイト（ID SYNC BYTE）は、各セ
クタのための一アドレスマークバイトである。そ
れは、別な方法ではエンコーデイングマシーン５
６５によつて実行されるエンコーデイング規則を
破ることによつて独特にされる。結果として生じ
る独特なパターンは、特定のセクタIDを有効に
するために、データシーケンサ４１３によつて公
知であり、読出され、かつチエツクされる。 IDマーカバイト（ID MARKER BYTE）は、
データマーカバイトと異なるようにのみ選択され
る１バイトの16進FEデータである。データシー
ケンサ４１３は、セクタIDデータフイールドが
まさに読出そうとしていると定めるために、この
バイトを用いる。 IDデータフイールドは、シリンダハイ、シリ
ンダロー、ヘツドおよびセクタの形でセクタアド
レスを保持する４バイトを含む。 CRC情報の２バイトのID ECCフイールドは、
セクタアドレスの妥当生をチエツクするために、
シーケンサ４１３によつて用いられる。 16進33データの３バイトフイールドIDポスタ
ンブル（ID POSTAMBLE）は、ID ECCフイ
ールドの最後のビツトが読出される時間中、
PLOから安定読出クロツクを保証するために与
えられ、デコーダ５５９によつてデコードされ、
シーケンサ４１３に通過される。 データプレアンブル（DATA PREAMBLE）
フイールドは、IDプレアンブルフイールドを重
複し、かつその目的は、データフイールドを読出
す前にPLOを同期することである。 データ同期バイト（DATA SYNC BYTE）
は、データフイールドに対して、IDデータフイ
ールドに対してIDデータ同期バイトによつて適
えられたのと同じ目的に適う。 データマーカバイト（DATA MARKER
BYTE）は、データフイールドがまさに読出さ
れようとしていると定めるために、データシーケ
ンサ１１３によつて用いられる１バイトの16進
F8である。 データフイールド（DATA FIELD）。このフ
イールドは、512バイトのユーザデータのブロツ
クを記憶するためである。それは、最初、トラツ
クフオーマツト動作中、16進33データで記録され
る。 データECCは、データ誤り訂正コードのため
の６バイトフイールドである。 データポスタンブル（DATA
POSTAMBLE）は、16進33データの３バイトフ
イールドであり、かつECCの最後のビツトがシ
ーケンサ４１３に読出され、デコードされ、かつ
通過される期間中、PLOからの安定読出クロツ
クを保証する。 インターセクタギヤツプ（INTERSECTOR
GAP）は、３つの機能的に別個の部分を含む16
進33データの10バイトフイールドである。３バイ
ト書込更新フイールドは、データプレアンブルお
よびデータフイールドがフオーマツト動作と書込
更新動作との間の３バイトまでだけトラツクを動
かすことを考慮する。このシフトは、データフオ
ーマツトコード化およびデコード遅延、１バイト
のシーケンサ遅延、および多数の１ビツト再同期
遅延によつて説明される。５バイト速度許容限界
ギヤツプは、スピンドルモータ２０２の±0.4％
の粗度変化がトラツクフオーマツト動作と書込更
新動作（a0.8％最大差）との間で調整されること
を考慮する。最後に、２バイトパツドは、次のセ
クタのIDプレアンブルの前に、少なくとも２バ
イトの16進33データを保証する。これは、強制的
にPLO同期フイールド検出器に、たとえアドレ
スマークサーチシーケンスが速度許容限界フイー
ルドで書込スプライスからPLO同期データを誤
つて検出したとしても、それを再始動させる。 プレインデツクスギヤツプ（PREINDEX
GAP）は、公称スピンドルモータ速度で16進33
データの43バイトフイールドである。その目的
は、トラツクフオーマツト化中モータ速度変化を
考慮することである。0.4％までの超過速度が考
慮されてもよい。 制御ソフトウエア マイクロコンピユータ３８１は、本質的に、割
込駆動モードで動作する。内部割込要求フラグを
セツトするために、マイクロコンピユータ３８１
へのいくつかの入力がある。すべての割込は、サ
ブシステム５がコマンド実行中失われる（停止さ
れる）ことがあれば、そのサブシステム５をリセ
ツトするために、上位動作システム（ポート１へ
の書込）によつて動作されてもよいマスク不可能
な割込線を除いて、ソフトウエアマスク可能であ
る。上位リセツト動作は、BAR NMIポート、
ピン２５を介してフラグを立てられる。すべての
他の上位コマンドは、ポートＣのビツト位置３
（BAR INT2、ピン20）を介してフラグを立てら
れ、より高い優先順位を有するタスクが実行の臨
界的な位相にある場合ソフトウエアマスクされて
もよい割込によつて開始される。 ソフトウエア実行の３つの主位相：初期設定、
主ループ、およびコマンド実行がある。パワーオ
ンでの（またはNMIホストリセツトコマンドで
の）初期設定位相が、データシーケンサ４１３、
メモリ制御器４１７、ならびにヘツドおよびデイ
スクアセンブリサーボシステムの正しい動作のた
めに必要とされる初期値またはデイフオルト値
で、制御レジスタのすべてをリセツトしかつ／ま
たはプリロードする。マイクロコンピユータ３８
１内の動作パラメータレジスタはまた、初期値ま
たはデイフオルトパラメータでクリアされかつセ
ツトされる。サブシステム５が一旦セツトアツプ
されると、マイクロコンピユータ３８１は、零を
トラツキングしようとし、かつ主ループに入る。 主ループは、本質的に、現状を維持するための
アイドルモードである。マイクロコンピユータ３
８１によつて発生されるサーボ値に追従するトラ
ツクは、デイジタルアナログ変換器５０１によつ
てアナログ電圧へラツチされかつ変換され、かつ
ヘツド３２０，３２２をトラツク上にセンタリン
グされた状態に保持するためにロータコイル３０
８を介して通過する電流に変換される。位相バイ
トは、P1，P2，PAR P1かBAR P2かのどちら
の位相がオントラツクをサーボするために用いら
れるかを選択する。（直角位相であるP1およびP2
は、４つの隣接するトラツク位置および境界を論
理的に規定する）。主ループでは、マイクロコン
ピユータ３８１は、選択された位相信号のまわり
に密なオントラツクサーボループを生じさせる。
選択された位相はデイジタル化されかつ読出さ
れ、かつサーボループはほぼ90マイクロ秒ごとに
更新される。アナログデイジタル変換プロセス
は、ほぼ48マイクロ秒を必要とし、かつデイジタ
ル処理および更新は90マイクロ秒、すなわち主ル
ープ実行のための所要時間のリセツトを必要とす
る。サーボに追従するトラツクのこの更新は、割
込が生じるまで繰返し続く。サブシステム３１の
有効寿命のほぼ95％が主ループを実行する際に費
されると期待される。 ３つの主要な割込があり、それによつてマイク
ロコンピユータ３８１は主ループから出ていく。
第１の割込は、デイスク２１４の１回転ごとに１
度生じるインデツクス割込である。サーボウエツ
ジ４０１の予め記録されたＡおよびＢバーストは
順次読出され、かつピーク振幅は、マイクロコン
ピユータ３８１内のアナログデイジタル変換器を
介してサンプリングされる。２つの増幅値が比較
され、かつ差の値は、デイジタルアナログ変換器
５０１に送られる訂正値を導くために、光学エン
コーダからのデイジタル化された選択位相値と組
合される誤り訂正値を与えるために計算で用いら
れる。インデツクスでのサーボルーチンの完了
で、マイクロコンピユータ３８１は主ループに戻
る。 他の割込みは、サブシステム５が他の上位コマ
ンドに応答しない場合にホストの動作システムに
よつて発生されるホストからのリセツト動作であ
る。リセツト動作は、サブシステム５にハードウ
エア割込を生じさせ、かつそれを強制的に再び初
期設定させる。この態様で、マイクロコンピユー
タ３８１がコマンドを実行する際にシーケンスか
ら出れば、可能であれば誤り回復が達成される。 第３割込は、上位コンピユータが上位コマンド
をサブシステム５に送るとき、上位コンピユータ
によつて発生される選択割込である。マイクロコ
ンピユータ３８１によつて受けられる各コマンド
は、妥当なコマンドのテーブルと比較される。突
き合わせが生じるとき、テーブルは、アドレス
に、プログラムメモリ３８３で、ホストから受け
られる特定の妥当なコマンドに対応するコマンド
実行ルーチンを与える。いかなる突き合わせも生
じなければ、コマンドは、妥当でないとして拒絶
される。通常、コマンドが受けられるとき、マイ
クロコンピユータ３８１は割込まれ、かつジヤン
プされ、かつ特定のコマンドに対してコマンドル
ーチンを実行し始める。コマンドが完了すると、
マイクロコンピユータ３８１は主ループに戻る。 タイマ割込は、実行されるシーク動作中、シー
ク動作を必要とする選択割込に応答して150マイ
クロ秒ごとに生じる。 サブシステム５に与えられてもよい多数の上位
コマンドがある。次の上位コマンドは、有効なデ
ータ記憶および検索動作を実行するために、サブ
システム５にホストによつて送られそうなコマン
ドのタイプを表わす。 サブシステム５が他のコマンドを受ける準備が
できているかどうかを見るために、またはサブシ
ステム５がたとえばシークしているかまたはそう
でなければ無効であるかどうかを見るためにチエ
ツクされるテスト駆動レデイ（TEST DRIVE
READY）。サブシステム５は、それが準備がで
きていない場合、誤りメツセージをホストに出
す。 サブシステム５の電流状況を特徴づける４バイ
トのセンスブロツクを送るために呼出されるリク
エストセンス状況（REQUEST SENSE
STATUS）。このコマンドは、４バイトを転送
するためにサブシステム５がセツトアツプされる
ことを要求する。バイトは、バツフア４２１に置
かれ、かつそれからインターフエイス４１９を介
してホストに送られる。マイクロコンピユータ３
８１は、コマンド完了として上位信号が受取られ
るまで待つ。誤り状態は、このコマンドに応答し
て、ホストに送られる。 読出エラー長（READ ERROR LENGTH）。
このコマンドは、ホストに１バイトバースト長の
最後のECC誤りを送る。それは、バツフアを介
する１バイト転送のためのセツアツプを必要とす
る。 初期設定駆動特定（INITIALLZE DRIVE
CHARACTERISTICS）。このコマンドのため、
ホストはサブシステム５の特性を初期設定するこ
とができる。メモリ制御装置４１７は、バツフア
４２１を介してホストから、かつマイクロコンピ
ユータ３８１の内部RAMへ、８バイトのデータ
を転送するためにセツトアツプされる。この情報
は、最大数のシリンダ（トラツク位置）およびヘ
ツドを含む。また、最大ECCデータバースト長
が記憶される。 フオーマツトトラツク（FORMAT
TRACK）。このコマンドのため、ホストは１つ
のトラツクをフオーマツト化することができる。
トラツクアドレスは、それが合法的であることを
確かめにためにチエツクされ、シーケンサ４１３
はフオーマツト化するためにセツトアツプされ、
フオーマツトトラツクコマンドはシーケンサに送
られ、かつ「バンプ検出」機能はフオーマツト化
動作全体を通じてモニタされる。（バンプ検出ル
ーチンは、物理インパルスがサブシステム５に振
動を与えているかどうかを検出するために用いら
れ、それによつてヘツドはトラツク中心線整列か
ら離れて移動する。このルーチンは、光学エンコ
ーダ１００によつて出力される選択されたサーボ
位相を、フオーマツト動作中、できるだけ密に
（75マイクロ秒ループ）モニタすることを要求す
る。バンプが検出されれば、１つのトラツクフオ
ーマツト動作は自動的に繰返される。 フオーマツト駆動（FORMAT DRIVE）。こ
のコマンドは、サブシステム５の上位アクセス可
能な記憶容量のすべてをフオーマツト化するため
に、ホストによつて呼出される。それは、データ
トラツクのすべてに対してフオーマツトトラツク
コマンドを実行し、コマンドで特定化されるトラ
ツクで始め、かつトラツク６１１を介して続く。 読取データ（READ DATA）。このコマンド
のため、ホストは１つ以上の特定化された数のセ
クタからデータを受けることができる。合法的な
始動アドレスがチエツクされる。それから、アク
チユエータ３００は現在のトラツク位置からター
ゲツトまたは行先トラツクにヘツドトランスデユ
ーサを移動させるようにコマンドされる。シーク
後、メモリ制御装置４１７およびデータシーケン
サ４１３は、行先トラツクでの動作のためにセツ
トアツプされ、かつコマンドバイトは、データ転
送動作を開始するためにシーケンスに送られる。
マイクロコンピユータ３８１は、シーケンサ４１
３が行先トラツクで正しいセクタを読出すのを終
えるまで待つ。誤りはチエツクされ、かつマイク
コンピユータ３８１は、上位メモリチヤンネルが
コマンドされたデータを受ける準備ができるまで
待つ。ホストへの転送プロセスは、それから、メ
モリ制御装置４１７で初期設定され、かつホスト
への転送が実行される。 ホストへ転送されるべき付加的なセクタがあれ
ば、次のアドレスは、発生され、かつシーケンサ
にロードされ、かつそのシーケンサはそれから再
始動される。このプロセスは、データのすべてが
ホストに転送されるまで続く。動作が、隣接する
トラツクのセクタへ近接することを要求すれば、
自動の１つのトラツクステツピング（およびヘツ
ドスイツチング）が、マイクロコンピユータ３８
１によつて適当な時間でコマンドされる。すべて
のセクタが転送されたとき、コマンドは完了さ
れ、かつマイコロコンピユータはコマンド完了を
ホストに信号で知られる。 書込データ（WRITE DATA）。このコマンド
は、データがインターフエイス４１９上のホスト
からかつバツフアメモリ４２１を介して受けられ
ることを除いては、読出コマンドについて追従さ
れたのと同じステツプの進行に追従する。マイク
ロコンピユータ３８１は、選択されたヘツドを正
しいトラツク位置へ移動させる。データの第１ブ
ロツクは、ホストからセクタバツフア４２１へ転
送される。シーケンサ４１３は、セクタヘツダを
読出し始める。正しいセクタが位置決めされると
き、シーケンサは、書込チヤンネルを介してバツ
フア４２１からデータを転送し、そのためデータ
はセクタのデータ領域の正しい時間および位置で
記録される。このプロセスは、コマンドが完了さ
れるまで各セクタに対して実行される。書込プロ
セス中、マイクロコンピユータ３８１は、コマン
ド完了信号を待つている間、バンプが検出される
場合に書込みが妨げられることを確かめるため
に、バンプ検出ルーチンを絶えず行なう。バンプ
が検出されれば、セクタはヘツドおよびデイスク
アセンブリが安定化された後再書込される。 他のコマンド。ホストによつて所望される或る
テストおよび動作を実行するために提供されても
よい多数のユーテイリテイコマンド（たとえば読
出または書込コマンドの一部でないシークとし
て）がる。これらのコマンドは、設計の選択の問
題であり、かつ普通当該技術分野で理解され、か
つサブシステム５の成功した動作にとつてそれほ
ど重要ではない。この理由のため、それらをここ
では説明しない。 コマンド構造およびアドレス指定 ホストによつてサブシステム５に送られるどの
コマンドも長さ６バイトである。第１バイトは、
コマンドのタイプを識別するコマンドコードであ
り、続いて起こるバイトは、コマンドを実行する
のに必要なパラメータを提供する。それから、典
型的に、セクタデータ（512バイト）のブロツク
は、コマンドが書込コマンドであるか読出コマン
ドであるかに依存してサブシステムへまたはそれ
から送られる。他のコマンドは、８バイトのデー
タをホストからサブシステム５へ転送する初期設
定駆動特性コマンド、４状況バイトをサブシステ
ム５からホストへ転送するリクエストセンス状況
コマンド、および１バイトをサブシステムからホ
ストへ転送する読出エラー長コマンドである。 サブシステム５が各コマンドを完了した後、マ
イクロコンピユータ３８１は、１バイトのコマン
ド完了信号をホストに送り、その２ビツト位置の
み用いられる。第１のビツトは、駆動数（駆動数
が０であるかまたは１であるか）を示し、かつ他
方のビツトは、誤りがサブシステム５内でコマン
ド完了中検出されるかどうかを示す。 サブシステム５と上位システムとの間のすべて
の通信は、８つのボート：上位システムの４つの
入力ポートおよび４つの出力ポートを横切つて実
行される。ポートは、ともに対にされ、そのため
１つの論理アドレスにあるたとえばポート０は、
その入力モードでは一方のポートであり、かつそ
の出力モードでは他方のポートである。すべての
データ転送はポート０を介している。すべてのハ
ードウエア状況情報は、ポート１を介してサブシ
ステム３１から上位システムへ転送される。ホス
トは、データ交換中、ホストがその動作をサブシ
ステム５の状況と同期するように、状況ポートを
読出す。たとえば、ホストは、各コマンドバイト
を送る前に、ポート１の要求ビツトを見る。 ポート１は、読出および書込モードで非常に異
なる意味を有する。読出モードでは、ポート１の
ため、ホストはサブシステム５のハードウエア状
況線を読出すことができる。ポート１の下位の４
状況ビツトは、サブシステム５のホストとインタ
ーフエイス４１９との間で転送されるデータの各
バイトに対してハンドシエーク制御を実行するた
めに用いられる。使用中ビツト(3)は、それが上位
コマンドを実行するプロセスにあるときはいつで
も、サブシステム５によつてセツトされる。たと
えば、使用中ビツトは、ホストがそれを１つの動
作（ポート２への書込）のために選択するときサ
ブシステム５によつてセツトされ、かつコマンド
完了バイトが上位コマンドの実行の完了でポート
０を介してホストに送られ、そこでポート１の使
用中ビツトがクリアされるまでセツトされた状態
に留まる。 制御／データビツト(2)は、制御バイトであろう
データバイトであろうと、ポート０を介して転送
されているデータバイトの状況を示す。入力／出
力ビツト(1)は、ポート０でのデータがホストから
出力されるかサブシステム５からホストへ入力さ
れるかどうかを示す。（ユーザデータであれば、
出力は書込コマンドに対応する。ユーザデータで
あれば、入力は読出コマンドに対応する。）要求
ビツト〓のため、バイト間の転送ハンドシエーク
制御が可能である。このビツトのセツトおよびク
リアは、コマンドバイトがセツトされているとき
のように非DAMデータ転送動作の間、ホストと
インターフエイス４１９との間の各バイトの転送
を調整する。 ホストによるポート１への書込動作はリセツト
信号を発生させ、その結果マイクロコンピユータ
のマスク不可能な割込が生じ、かつ上位動作シス
テム制御下でサブシステム５の再初期設定が生じ
る。 ポート２は、どのタイプの周辺装置が上位シス
テムに取付けられるかをホストに示すために用い
られてもよい駆動タイプバイトを読出すために、
ホストによつて用いられる。このバイトは、たと
えばホストによつてポーリングされてもよく、第
１１図に示されるように、サブシステム５の記憶
容量が、他のデータ記憶デイスク２１５を追加す
ることによつてたとえば20メガバイトまで増加さ
れる場合には、記憶容量の大きさを定める。 ポート２への書込みは、出力線−BUSYを有
する入力／出力インターフエイス４１９内のフリ
ツプフロツプをセツトする制御装置選択パルスを
発生させる。この線は、ホストからのコマンドが
インターフエイス４１９で受けられたとき、マイ
クロコンピユータ３８１に割込む。コマンドシー
ケンスを始動するために、ホストはポート２へ書
込み、それによつて−BUSY線は真となる。こ
の事象は、マイクロコンピユータ３８１によつて
検出され、かつそれは主ルーチンを去り、かつコ
マンド実行ルーテインを始める。同時に、ホスト
は、サブシステムハードウエア状況ポート１をモ
ニタする。ホストが（真）と判断される使用中信
号、（真）と断定されるコマンド／データ（Ｃ／
Ｄ）線、（真でない）と断定されない入力／出力
線、（真）と断定されるリクエスト線を見るとす
ぐ、ホストは、サブシステム５が第１コマンドバ
イトを受ける準備ができているのを知る。第１バ
イトは、それからホストによつてポート０に書込
まれ、かつＩ／Ｏインターフエイス４１９の入力
データバツフア４９５に一時的に記憶される。
ACK信号は、それからメモリ制御装置４１７に
送られ、それに第１コマンドバイトがバツフア４
９５にあることを知らせる。メモリ制御装置４１
７は、リクエスト信号を降下させ、メモリイネー
ブル信号を発生させ、かつバイトは、それからバ
ツフア４２１へ転送され、かつメモリ制御装置４
１７によつてコマンドされるアドレスに記憶され
る。メモリ制御装置は、それからリクエスト信号
を再び上げ、それによつて次のコマンドバイトを
送るためにホストに信号を出す。この手順は、す
べての６コマンドバイトがバツフア４２１に記憶
されるまで続けられる。それらは、それから実行
のためにマイクロコンピユータ３８１へ行き、か
つ実行の完了で、コマンド完了バイトは、ポート
０でホストによつて読出される出力データバツフ
ア４９３へラツチされる。 ポート３、すなわち第４ポートは、読出ポート
として用いられない。それは、サブシステム５か
らホストへ送られるDMA動作および割込を可能
にし／不能にするために、ホストによつて書込ポ
ートとして用いられる。したがつて、ホストは、
ホストがコマンドの終わりに割込まれることを期
待するかどうか、かつ実行されるべきコマンド
が、それがたとえば読出または書込コマンドであ
る場合にDMAによるブロツク転送を用いるかど
うかをサブシステム５に特定するように、どのコ
マンドの前にもポート３に書込む。 例 １ サブシステム５は、主ループにあり、トラツク
上でサーボする。上位動作システムは、ポート２
に書込まれ、ポート２は、マイクロコンピユータ
３８１への割込であり、かつそれによつてマイク
ロコンピユータ３８１が主ループを出る信号−
BUSYを生じさせる。マイクロコンピユータ３
８１は、割込サービサブスルーチンに入り、それ
によつてポート０を介して第１コマンドバイトを
得るために、メモリ制御装置４１７はリクエスト
ビツトを上げる。ホストがコマンドバイトをポー
ト０に書込むとき、肯定応答信号はメモリ制御装
置４１７に送られ、それによつてメモリ制御装置
４１７はリクエスト信号を下げかつバツフア４２
１のバイトを一時的に記憶する。リクエストビツ
トは再び上げられ、かつ次のバイトは同じ態様で
インターフエイス４１７を横切つて受けられ、か
つバツフア４２１に記憶される。状況ポート１の
リクエストビツトを介するハンドシエークは、上
位コマンドのすべての６バイトがバツフアメモリ
に受けられかつ記憶されるまで続く。メモリ制御
装置４１７は６コマンドバイトを受けるのを取扱
うことを予測するためにプログラムされる。６コ
マンドバイトを受けるのを完了すると、マイクロ
コンピユータ３８１に信号が出され、そこでマイ
クロコンピユータ３８１は、既に説明したデータ
シーケンサ４１３を介して６バイトをバツフア３
８１からそれ自体のレジスタへ転送し、かつプロ
グラムメモリ３８３に記憶されるルツクアツプテ
ーブルの妥当なコマンドのリストと比較すること
によつてコマンドをデコードする。一旦コマンド
がデコードされると、マイクロコンピユータ３８
１は、そのコマンドを実行するのに必要なルーチ
ンへジヤンプする。受けたコマンドがルツクアツ
プテーブルに記憶される妥当なコマンドのいずれ
にも対応しない場合には、無効なコマンド誤りメ
ツセージがホストに戻される。コマンドの実行が
完了すると、コマンド実行肯定応答信号はホスト
に戻される。サブシステム５に公知でありコマン
ド実行中生じる誤りの発生はまた、ホストに信号
で知らされ、かつそれは、それからどのタイプの
誤りが生じたかを知ろうとしてサブシステムの状
況をテストすることができる。 例 ２ １つの重大な動作状態は、システムによつて受
けられる第１上位コマンドがシークコマンドであ
り、かつ受けられるすぐ次のコマンドがテストド
ライブレデイコマンドである状態で生じる。シー
クの最も速い部分中、マイクロコンピユータ３８
１は、単にアクチユエータが失われないような態
様で、ヘツドおよびアクチユエータ構造のトラツ
ク間交差を同時にモニタしている間、状況バイト
をホストに戻すことによつてコマンドを受け、処
理し、かつ完了しなければならない。この最も悪
い場合の動作シナリオを実行するために、入つて
くるコマンドをホストから処理する処理タスク
は、数個のセグメントに分けられる。マイクロコ
ンピユータ３８１は、トラツク境界検出と、シー
ク中ヘツド位置上で制御を維持するのに必要とさ
れる計算と間で使用可能なほんのわずかな時間で
セグメントを完了する。マイクロコンピユータ３
８１は、実際に、入つてくるコマンドを処理し始
め、かつマイクロコンピユータ３８１を去り、か
つトラツク交差を検出し、かつトラツクカウンタ
をインクリメント（デクリメント）する時間にな
るまでプロセスを続けることができる限り続け
る。それから、マイクロコンピユータ３８１は、
トラツク交差をモニタするために次の時間間隔が
経過するまで、入つてくるコマンドを処理するタ
スクに戻る。 サブシステム５で使用されるシークアルゴリズ
ムは、タイマによつて駆動される割込である。そ
れは、速度または加速アルゴリズムというよりむ
しろ位置アルゴリズムである。トラツクシーク中
150マイクロ秒ごとに、マイクロコンピユータ３
８１は割込まれかつシークルーチンを実行する。
それは、アクチユエータがその固定時間間隔でど
こまで進行したか、すなわちその時間中ヘツドに
よつてどれぐらいのトラツク通り越されかを見る
ために、デイジタルP1−P2位相を見、かつそれ
は、トラツクトラバースレジスタを更新し、かつ
期待位置データを含むパワー加速曲線を含むルツ
クアツプテーブルに対してトランスデユーサの実
際の位置をチエツクする。最後に、それは、アク
チユエータ１００の加速を調節し、ヘツド位置を
ルツクアツプテーブルに記憶される期待ヘツド位
置と対応させる。 たとえば、ヘツド３２０，３２２が間隔の終わ
りまでに20のトラツクを交差しており、かつルツ
クアツプテーブルが、ヘツドはその時間までに25
のトラツクを交差しなければならないことを示せ
ば、加速（コイル９１を介する電流）は、追いつ
くまで増加される。アクチユエータ１００がルツ
クアツプテーブルに記憶されるターゲツトトラツ
ク位置から離れた４つのトラツクであれば、アク
チユエータ１００は最大トルク値を受ける（最大
電流はコイル３０８を介して通過される。）。シー
クコマンドの完了で、アクチユエータ３００は、
ターゲツトトラツクで安定することが可能にな
る。 光学エンコーダ１００は４つのトラツクの各々
１つを別々に識別することが可能であるので、タ
イマ間隔は、最大ヘツドアクチユエータシーク速
度に関して、ヘツドが時間間隔中３つのトラツク
以上移動しないように選択されなければならな
い。それが４つのトラツクを移動するとすれば、
どうしようもない暖味生が生じ、マイクロプロセ
ツサはトラツクカウントレジスタを更新しかつ電
流訂正値を計算することが不可能になる。 ここでは、説明した現在好ましいサブシステム
５に従つて構成されるサブシステムで上で説明し
た動作を実際に実行する制御プログラムの目的コ
ードリステイングを続ける。このリステイングで
は、すなわちエレクロニクスフオーマツトでは、
各水平線は別個の記録を表わす。斜線マークは各
記録の始めである。第１の２つの16進バイトは、
記録の第１バイトのアドレスに対応する。第３バ
イトは、記録のデータバイトの16進カウント数に
対応する。第４バイトは、アドレスおよびバイト
カウントを構成する６桁に対する４ビツト16進値
の８ビツト合計を含む。記録の最後のバイトは、
プログラムデータバイトを含む４ビツト16進桁の
８ビツトチエツク合計である。各記録の14バイト
と最後のバイトとの間のすべてのバイトは、プロ
グラムデータバイトである。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
このようにこの発明の実施例を説明してきた
が、この発明の目的は、完全に内蔵の、小型の、
モジユーラプラグインデイスクフアイルサブシス
テムを実現する際に十分達成されていることが理
解され、かつ構成の多くの変更、およびこの発明
の著しく異なる実施例および応用が、この発明の
精神および範囲から逸脱することなく提案される
ことが当業者によつて理解されよう。ここでの開
示および説明は、単に例であり、かついかなる意
味でも限定されることは意図されていない。
が、この発明の目的は、完全に内蔵の、小型の、
モジユーラプラグインデイスクフアイルサブシス
テムを実現する際に十分達成されていることが理
解され、かつ構成の多くの変更、およびこの発明
の著しく異なる実施例および応用が、この発明の
精神および範囲から逸脱することなく提案される
ことが当業者によつて理解されよう。ここでの開
示および説明は、単に例であり、かついかなる意
味でも限定されることは意図されていない。
第１図は、取付フレームを含む小型のモジユー
ラデイスクフアイルサブシステムの分解等角図お
よび幾何図解的な図面であり、このサブシステム
は、この発明の原理に従つている。第２図は、第
１図のサブシステムの分解等角図および幾何図解
的な図面であり、プリント回路サブストレート
は、拡張され、かつヘツドおよびデイスクアセン
ブリのための取付サブストレートを提供する。第
３図は、この発明の原理を組み込むヘツドおよび
デイスクアセンブリを備えるエレメントのアセン
ブリの透視図の幾分図解的なかつ分解された図面
である。第３図に描かれるエレメントは、ヘツド
およびデイスクアセンブリの図解を容易にするた
めに、破断線に沿つて分散されている。第４図
は、第３図に描かれるヘツドおよびデイスクアセ
ンブリ内に組み込まれる小型の光学エンコーダサ
ブアセンブリを備える構造エレメントを分解する
１つの中心軸に沿つた透視図の分解された図解的
図面である。第５図は、第３図に描かれるヘツド
およびデイスクアセンブリの概略平面図であり、
明瞭に説明および理解するのを容易にするために
省略されている上方磁石およびフラツクスリター
ンプレート、および或る可撓性のサブストレート
を除いて、そのエレメントを適所に示す。 第６図は、スピンドルモータの回転軸を介する
第３図のアセンブリの側面および断面の縦断面図
である。この断面図は、第５図の線６−６に沿つ
ている。第７図は、第３図に描かれるヘツドおよ
びデイスクアセンブリの概略底面図である。第８
Ａ図および第８Ｂ図は、それぞれ第３図に描かれ
る３相、ブラシレススピンドルモータの電子概略
回路図であり、かつブラシレス直流スピンドルモ
ータを操作しかつ整流するのに必要なドライバ回
路の電子概略回路図であり、かつ第８Ａ図に描か
れる回路構成を支える小形回路モジユールの１つ
の好ましいレイアウトの底面または内部平面図で
ある。第９図は、第３図に描かれるヘツドおよび
デイスクアセンブリの回転アクチユエータエレメ
ントの拡大平面図である。第１０図は、第４図の
線１０−１０に沿つた、回転アクチエユータモー
タの部分の側面および断面の概略図面である。第
１１図は、第１図に描かれるデイスクフアイルサ
ブシステムのための制御エレクトロニクスの電気
ブロツク図である。第１２ａ図ないし第１２ｉ図
は、第１図に描かれるデイスクフアイルサブシス
テムのためのエレクトロニクスの１つの電気回路
概略図をともに説明する９枚の図面である。第１
２図は、第１２ａ図ないし第１２ｉ図の９枚の図
面のためのレイアウト図であり、かつこれらの図
面が１つの電気概略図全体を提供するためにどの
ようにともに配置されるかを説明する。第１３Ａ
図、第１３Ｂ図および第１３Ｃ図は、それぞれ、
第３図に示されるヘツドおよびデイスクアセンブ
リ内に装着され、かつ第１２Ａ図に描かれる読出
および書込回路構成にプラグを差し込む、チヤン
ネル切替モノリシツク読出／書込およびヘツド選
択回路および薄膜可撓性回路サブストレートの電
気回路概略ブロツク図である。第１４図は、第１
１図に示される回路構成内に含まれるデータシー
ケンサの構造の詳細なブロツク図である。第１５
図は、第１１図に示される回路構成内に含まれる
メモリ制御器の構造の詳細なブロツク図である。
第１６図は、第１１図に示される回路構成内に含
まれる入力／出力チヤンネルインターフエイスの
構造の詳細なブロツク図である。第１７図は、第
３図に示される回路内に含まれるアナログ／デイ
ジタルサーボ回路の構造の詳細な概略図およびブ
ロツク図である。第１８図は、第４図に描かれる
撓み回路サブストレート上に支えられる光学エン
コーダ回路の詳細な概略図である。第１９図は、
第１１図に示される回路内に含まれるデータセパ
レータエレメントの詳細な概略図およびブロツク
図である。第２０図は、第１図に描かれるデイス
クフアイルサブシステムで追従されるトラツクフ
オーマツト化の図面である。 図において、５は回転固定デイスクデータ記憶
サブシステム、６はプリント回路カード、６ａは
支持サブストレート、７は細長いフレーム、８は
取付フランジ、９は取付ハードウエア、１０はヘ
ツドおよびデイスクアセンブリ、１１は外周壁、
１２はハウジング、１３はリセス、１４はカバ
ー、１５はねじ、１６はガスケツト、１７はブレ
ーザフイルタ、１８はポート、１９はシール、２
０はマイクロスコープエアフイルタ、２１は角、
２６はマスク、１００は光学エンコーダ、１０１
はサーボセクタ、１１２は可動スケール、１１３
は放射状マイクロライン、１１４はエンコーダア
センブリ、１１６は光源ホルダ、１１８はLED
光源、１２０は鏡、１２２は光電池アレイキヤリ
ア、１２４は光電池アレイ、１２６はレテイク
ル、１２８はボルト、１３０はテーブル頂部、１
３２は円筒シヤンク、１３４は波形ばね座金、１
３６は機械仕上げ台、１３８はベース、１４０は
留めナツト、１４２は光学電子回路、１４４はプ
リント回路サブストレート、１４６，１４８およ
び１５０は拡張部分、１５２はプラグ、１５４は
井戸、１７２はねじ、１７４はスロツト、１７６
は溝、１８６は印刷回路基板、１９４はねじ切り
された開口、２００はデイスクおよびスピンドル
モータサブアセンブリ、２０２はブラシレススピ
ンドルモータ、２０４は解放井戸、２０５はね
じ、２０６は周辺フランジ、２０８は機械仕上げ
面、２１０は回転ハブ、２１２は下方フランジ、
２１３はスペーサ、２１４はデータデイスク、２
１５は磁気媒体データ記憶デイスク、２１６はエ
アフロー発生器デイスク、２１８は留めねじ、２
２０および２２２は開口、２２４は遮閉領域、２
３０は解放シツピングラツチ、２３２は垂直ポス
ト、２３４はベーン、２３６はフラグ、２３８は
切欠、２４０は指状部分、２５０は接地機構、２
５２はスピンドルシヤフト、２５４はチツプ、２
５６はパツド、２５８は固定囲い、２６０はプリ
ント回路モジユール、２６２および２６４はケー
ブル、２６６はチヤンネル、２６８は集積回路モ
ータドライバ、２７０はフランジ、２７２は井
戸、２７３はねじ、３００は回転アクチユエータ
サブアセンブリ、３０１は中央開口、３０２はフ
レームの領域、３０４は回転アクチユエータフレ
ーム、３０６はカウンタウエイト、３０７は電磁
コイル、３０８は巻線、３１０は接続ピン、３１
１は成形材料、３１２は領域、３１３は破壊止め
ポスト、３１４は支持拡張部分、３１５および３
１７は接面、３１６および３１８はアーム、３１
９は開口、３２０および３２２は浮動ヘツドデー
タトランスデユーサ、３２１は円筒ゴムガスケツ
ト、３２４は固定シヤフト、３２６は座金、３２
８は下方軸受、３３０はスペーサ、３３２は波形
ばね座金、３３４は上方軸受、３３６は留め座
金、３３８はねじ、３４０は円筒開口、３４９，
３５３および３５５はジヤツク、３５０は下方フ
ラツクスリターン磁石プレート、３５４は上方フ
ラツクスリターン磁石プレート、３５２および３
５６は永久磁石、３５８は磁極反転領域、３６０
はマイラー回路接続フイルム、３６２はマイラー
プリント回路、３６４は接続拡張部分、３６５は
エツジコネクタ、３６６はモノリシツク集積回
路、３６７は接続トレース、３６９，３７１，３
７３および３７５はプラグ、３８１はマイクロコ
ンピユータ、３８３はプログラムメモリ、３８５
はアナログデイジタルサーボ回路、３９０は駆動
回路、３９９はインデツクスマーカ、４００は電
子復帰ばね、４０１はサーボウエツジ、４０９は
読出／書込エレクトロニクス、４１０はサーボセ
クタ、４１１はデータセパレータ、４１３はプロ
グラマブルデータシーケンサ、４１５はランダム
アクセスメモリ、４１７はメモリ制御装置、４１
９は入力／出力チヤンネルインターフエイス、４
２１はセクタバツフア、４２３はBIOS固定記憶
装置、４２５は３状態バスドライバ、４３１は制
御バス、４３３および４４７はデータバス、４３
５および４３７はデータ／アドレスバス、４３
９，４４１，４４３，４４５および４４９はアド
レスバス、４６１および４７５はレジスタ／制御
論理ブロツク、４６３は冗長度チエツク論理ブロ
ツク、４６５は直並列変換ブロツク、４６７は上
位インターフエイスブロツク、４６９はデイスク
インターフエイスブロツク、４７１および４８１
はマイクロプロセツサインターフエイス、４７３
はインターフエイス、４７７はアドレス発生器、
４７９はデータシーケンサインターフエイス、４
８３は入力／出力インターフエイス、４８５はポ
ートアドレスデコードブロツク、４８７はBIOS
メモリアドレスデコードブロツク、４８９は制御
論理ブロツク、４９１は３：１多重／ドライバブ
ロツク、４９３は出力データバツフア、４９５は
入力データバツフア、５０１はデイジタルアナロ
グ変換器、５０５は演算増幅器DACバツフア、
５０９はサーボ増幅器、５１３はスイツチング回
路、５１９および５２１はドライバ増幅器、５２
３は感知抵抗器、５２５および５２７は電流電圧
変換器、５２９および５３１は比較器、５３３お
よび５３５は反転している増幅器、５３７は電圧
基準エレメント、５３８は6Vバツフア、５３９
はバツフア増幅器、５４１は外部トラジスタ、５
４３は比較器回路、５４５は検出器増幅器、５５
１は同期フイールド修飾子回路、５５３は読出制
御回路、５５５はSAM回路、５５７は位相ロツ
ク発振器、５５９はデコードマシーン、５６１は
ビツト同期論理ブロツク、５６３は書込アドレス
マーク状態マシーン、５６５はコード化マシー
ン、５６７はクロツク発生および多重化回路、５
６９はテスト論理ブロツクである。
ラデイスクフアイルサブシステムの分解等角図お
よび幾何図解的な図面であり、このサブシステム
は、この発明の原理に従つている。第２図は、第
１図のサブシステムの分解等角図および幾何図解
的な図面であり、プリント回路サブストレート
は、拡張され、かつヘツドおよびデイスクアセン
ブリのための取付サブストレートを提供する。第
３図は、この発明の原理を組み込むヘツドおよび
デイスクアセンブリを備えるエレメントのアセン
ブリの透視図の幾分図解的なかつ分解された図面
である。第３図に描かれるエレメントは、ヘツド
およびデイスクアセンブリの図解を容易にするた
めに、破断線に沿つて分散されている。第４図
は、第３図に描かれるヘツドおよびデイスクアセ
ンブリ内に組み込まれる小型の光学エンコーダサ
ブアセンブリを備える構造エレメントを分解する
１つの中心軸に沿つた透視図の分解された図解的
図面である。第５図は、第３図に描かれるヘツド
およびデイスクアセンブリの概略平面図であり、
明瞭に説明および理解するのを容易にするために
省略されている上方磁石およびフラツクスリター
ンプレート、および或る可撓性のサブストレート
を除いて、そのエレメントを適所に示す。 第６図は、スピンドルモータの回転軸を介する
第３図のアセンブリの側面および断面の縦断面図
である。この断面図は、第５図の線６−６に沿つ
ている。第７図は、第３図に描かれるヘツドおよ
びデイスクアセンブリの概略底面図である。第８
Ａ図および第８Ｂ図は、それぞれ第３図に描かれ
る３相、ブラシレススピンドルモータの電子概略
回路図であり、かつブラシレス直流スピンドルモ
ータを操作しかつ整流するのに必要なドライバ回
路の電子概略回路図であり、かつ第８Ａ図に描か
れる回路構成を支える小形回路モジユールの１つ
の好ましいレイアウトの底面または内部平面図で
ある。第９図は、第３図に描かれるヘツドおよび
デイスクアセンブリの回転アクチユエータエレメ
ントの拡大平面図である。第１０図は、第４図の
線１０−１０に沿つた、回転アクチエユータモー
タの部分の側面および断面の概略図面である。第
１１図は、第１図に描かれるデイスクフアイルサ
ブシステムのための制御エレクトロニクスの電気
ブロツク図である。第１２ａ図ないし第１２ｉ図
は、第１図に描かれるデイスクフアイルサブシス
テムのためのエレクトロニクスの１つの電気回路
概略図をともに説明する９枚の図面である。第１
２図は、第１２ａ図ないし第１２ｉ図の９枚の図
面のためのレイアウト図であり、かつこれらの図
面が１つの電気概略図全体を提供するためにどの
ようにともに配置されるかを説明する。第１３Ａ
図、第１３Ｂ図および第１３Ｃ図は、それぞれ、
第３図に示されるヘツドおよびデイスクアセンブ
リ内に装着され、かつ第１２Ａ図に描かれる読出
および書込回路構成にプラグを差し込む、チヤン
ネル切替モノリシツク読出／書込およびヘツド選
択回路および薄膜可撓性回路サブストレートの電
気回路概略ブロツク図である。第１４図は、第１
１図に示される回路構成内に含まれるデータシー
ケンサの構造の詳細なブロツク図である。第１５
図は、第１１図に示される回路構成内に含まれる
メモリ制御器の構造の詳細なブロツク図である。
第１６図は、第１１図に示される回路構成内に含
まれる入力／出力チヤンネルインターフエイスの
構造の詳細なブロツク図である。第１７図は、第
３図に示される回路内に含まれるアナログ／デイ
ジタルサーボ回路の構造の詳細な概略図およびブ
ロツク図である。第１８図は、第４図に描かれる
撓み回路サブストレート上に支えられる光学エン
コーダ回路の詳細な概略図である。第１９図は、
第１１図に示される回路内に含まれるデータセパ
レータエレメントの詳細な概略図およびブロツク
図である。第２０図は、第１図に描かれるデイス
クフアイルサブシステムで追従されるトラツクフ
オーマツト化の図面である。 図において、５は回転固定デイスクデータ記憶
サブシステム、６はプリント回路カード、６ａは
支持サブストレート、７は細長いフレーム、８は
取付フランジ、９は取付ハードウエア、１０はヘ
ツドおよびデイスクアセンブリ、１１は外周壁、
１２はハウジング、１３はリセス、１４はカバ
ー、１５はねじ、１６はガスケツト、１７はブレ
ーザフイルタ、１８はポート、１９はシール、２
０はマイクロスコープエアフイルタ、２１は角、
２６はマスク、１００は光学エンコーダ、１０１
はサーボセクタ、１１２は可動スケール、１１３
は放射状マイクロライン、１１４はエンコーダア
センブリ、１１６は光源ホルダ、１１８はLED
光源、１２０は鏡、１２２は光電池アレイキヤリ
ア、１２４は光電池アレイ、１２６はレテイク
ル、１２８はボルト、１３０はテーブル頂部、１
３２は円筒シヤンク、１３４は波形ばね座金、１
３６は機械仕上げ台、１３８はベース、１４０は
留めナツト、１４２は光学電子回路、１４４はプ
リント回路サブストレート、１４６，１４８およ
び１５０は拡張部分、１５２はプラグ、１５４は
井戸、１７２はねじ、１７４はスロツト、１７６
は溝、１８６は印刷回路基板、１９４はねじ切り
された開口、２００はデイスクおよびスピンドル
モータサブアセンブリ、２０２はブラシレススピ
ンドルモータ、２０４は解放井戸、２０５はね
じ、２０６は周辺フランジ、２０８は機械仕上げ
面、２１０は回転ハブ、２１２は下方フランジ、
２１３はスペーサ、２１４はデータデイスク、２
１５は磁気媒体データ記憶デイスク、２１６はエ
アフロー発生器デイスク、２１８は留めねじ、２
２０および２２２は開口、２２４は遮閉領域、２
３０は解放シツピングラツチ、２３２は垂直ポス
ト、２３４はベーン、２３６はフラグ、２３８は
切欠、２４０は指状部分、２５０は接地機構、２
５２はスピンドルシヤフト、２５４はチツプ、２
５６はパツド、２５８は固定囲い、２６０はプリ
ント回路モジユール、２６２および２６４はケー
ブル、２６６はチヤンネル、２６８は集積回路モ
ータドライバ、２７０はフランジ、２７２は井
戸、２７３はねじ、３００は回転アクチユエータ
サブアセンブリ、３０１は中央開口、３０２はフ
レームの領域、３０４は回転アクチユエータフレ
ーム、３０６はカウンタウエイト、３０７は電磁
コイル、３０８は巻線、３１０は接続ピン、３１
１は成形材料、３１２は領域、３１３は破壊止め
ポスト、３１４は支持拡張部分、３１５および３
１７は接面、３１６および３１８はアーム、３１
９は開口、３２０および３２２は浮動ヘツドデー
タトランスデユーサ、３２１は円筒ゴムガスケツ
ト、３２４は固定シヤフト、３２６は座金、３２
８は下方軸受、３３０はスペーサ、３３２は波形
ばね座金、３３４は上方軸受、３３６は留め座
金、３３８はねじ、３４０は円筒開口、３４９，
３５３および３５５はジヤツク、３５０は下方フ
ラツクスリターン磁石プレート、３５４は上方フ
ラツクスリターン磁石プレート、３５２および３
５６は永久磁石、３５８は磁極反転領域、３６０
はマイラー回路接続フイルム、３６２はマイラー
プリント回路、３６４は接続拡張部分、３６５は
エツジコネクタ、３６６はモノリシツク集積回
路、３６７は接続トレース、３６９，３７１，３
７３および３７５はプラグ、３８１はマイクロコ
ンピユータ、３８３はプログラムメモリ、３８５
はアナログデイジタルサーボ回路、３９０は駆動
回路、３９９はインデツクスマーカ、４００は電
子復帰ばね、４０１はサーボウエツジ、４０９は
読出／書込エレクトロニクス、４１０はサーボセ
クタ、４１１はデータセパレータ、４１３はプロ
グラマブルデータシーケンサ、４１５はランダム
アクセスメモリ、４１７はメモリ制御装置、４１
９は入力／出力チヤンネルインターフエイス、４
２１はセクタバツフア、４２３はBIOS固定記憶
装置、４２５は３状態バスドライバ、４３１は制
御バス、４３３および４４７はデータバス、４３
５および４３７はデータ／アドレスバス、４３
９，４４１，４４３，４４５および４４９はアド
レスバス、４６１および４７５はレジスタ／制御
論理ブロツク、４６３は冗長度チエツク論理ブロ
ツク、４６５は直並列変換ブロツク、４６７は上
位インターフエイスブロツク、４６９はデイスク
インターフエイスブロツク、４７１および４８１
はマイクロプロセツサインターフエイス、４７３
はインターフエイス、４７７はアドレス発生器、
４７９はデータシーケンサインターフエイス、４
８３は入力／出力インターフエイス、４８５はポ
ートアドレスデコードブロツク、４８７はBIOS
メモリアドレスデコードブロツク、４８９は制御
論理ブロツク、４９１は３：１多重／ドライバブ
ロツク、４９３は出力データバツフア、４９５は
入力データバツフア、５０１はデイジタルアナロ
グ変換器、５０５は演算増幅器DACバツフア、
５０９はサーボ増幅器、５１３はスイツチング回
路、５１９および５２１はドライバ増幅器、５２
３は感知抵抗器、５２５および５２７は電流電圧
変換器、５２９および５３１は比較器、５３３お
よび５３５は反転している増幅器、５３７は電圧
基準エレメント、５３８は6Vバツフア、５３９
はバツフア増幅器、５４１は外部トラジスタ、５
４３は比較器回路、５４５は検出器増幅器、５５
１は同期フイールド修飾子回路、５５３は読出制
御回路、５５５はSAM回路、５５７は位相ロツ
ク発振器、５５９はデコードマシーン、５６１は
ビツト同期論理ブロツク、５６３は書込アドレス
マーク状態マシーン、５６５はコード化マシー
ン、５６７はクロツク発生および多重化回路、５
６９はテスト論理ブロツクである。
Claims (1)
- 【特許請求の範囲】 １ 上位コンピユータのハウジング内で用いるた
めのモジユーラユニタリデイスクフアイルサブシ
ステムであつて、前記サブシステムは、前記サブ
ストレートの１つの接続端縁に沿つて形成され、
ケーブル布線なく前記ホストのデータ、アドレス
および制御バスに直接プラグイン取付けすること
ができ、かつそれにデイスクフアイルサブシステ
ムをそれに接続することができる信号接続手段を
含む共通のユニタリ取付サブストレートを備え、
前記接続手段は、制御およびデータ信号を前記上
位コンピユータから得、かつ制御およびデータ信
号を前記上位コンピユータに供給し、前記サブス
トレートは、空気軸受上の少なくとも１つの回転
データ記憶デイスクのデータ記憶表面に近接して
空中を浮動する放射状に位置決め可能なヘツドト
ランスデユーサ、データ記憶表面に関してヘツド
トランスデユーサの放射状位置を制御するデイス
ク記憶制御手段、ヘツドトランスデユーサを介し
て記憶表面へのかつそこからの有効データの記憶
および検索を制御するデイスクフアイル制御装置
手段、およびデイスクフアイルサブシステムを上
位コンピユータに直接接続しかつそれで用いられ
ることを可能にするインターフエイス手段を含む
固定回転デイスクアセンブリを支えかつ相互接続
する、モジユーラユニタリデイスクフアイルサブ
システム。 ２ 前記信号接続手段のため、ケーブル布線なく
前記ホストの電力バスに直接プラグイン取付けす
ることができ、かつそれに接続することができ
る、特許請求の範囲第１項記載のモジユーラユニ
タリデイスクフアイルサブシステム。 ３ 前記デイスク記憶制御手段および前記デイス
フアイル制御装置手段は、１つのプログラムされ
たデイジタルマイクロコンピユータによつて監視
されかつ作動される、特許請求の範囲第１項記載
のモジユーラユニタリデイスクフアイルサブシス
テム。 ４ 前記インターフエイス手段は、前記上位コン
ピユータの中央演算処理装置によつて直接アクセ
スされかつ実行されるのに適する予め記憶された
基本入力／出力ルーチンを含む固定記憶装置をさ
らに備え、それによつて前記サブシステムは前記
上位コンピユータに取付けられることができ、か
つそれによつてそのようなルーチンを上位動作シ
ステム制御プログラムに加える必要なく用いられ
ることができる、特許請求の範囲第１項記載のモ
ジユーラユニタリデイスフアイルサブシステム。 ５ 上位コンピユータのためのモジユーラユニタ
リデイスクフアイルサブシステムであつて、 薄く小型の、かつ囲まれた放射状に可動なヘツ
ドおよび固定回転デイスクアセンブリ、および 前記ヘツドおよびデイスクアセンブリを装着し
かつ支持し、かつ前記デイスクに対して前記ヘツ
ドを動かす電気回路エレメントを装着し、支え、
かつ接続する支持手段を備え、 データ記憶動作を制御する前記電子回路エレメ
ントは、前記ヘツドを介して前記固定回転デイス
クのデータ記憶表面上に形成される選択された同
心データトラツクの間からデータを記憶しかつ検
索し、かつ前記デイスクフアイルサブシステムを
前記上位コンピユータとインターフエイスさせ、 前記支持手段は、その１つの接続端縁に沿つて
接続手段をさらに含み、前記接続手段は、前記上
位コンピユータから電力、制御およびデータ信号
を得、かつ前記上位コンピユータに制御、状況お
よびデータ信号を供給し、 前記支持手段は、ホストとサブシステムとの間
にいかなるケーブル布線もなく、前記上位コンピ
ユータのハウジング内の直接プラグイン装置とし
て、前記サブシステムを支え、かつ前記サフシス
テムを前記上位コンピユータと相互接続する、モ
ジユーラユニタリデイスクフアイルサブシステ
ム。 ６ 前記支持手段は、フレーム、および前記フレ
ームに取付けられる小プリント回路基板を備え、
前記回路基板は、前記電子回路エレメントのすべ
てを実質的に支え、かつ前記接続手段を支える、
特許請求の範囲第５項記載のモジユーラユニタリ
デイスクフアイルサブシステム。 ７ 前記支持手段は、前記ヘツドおよびデイスク
アセンブリを装着し、かつ前記電子回路エレメン
トおよび前記接続手段の実質的にすべてを支える
ユニタリプリント回路基板を備える、特許請求の
範囲第５項記載のモジユーラユニタリデイスクフ
アイルサブシステム。 ８ 上位コンピユータのためのモジユーラユニタ
リデイスクフアイルサブシステムであつて、 前記サブシステムのための共通のユニタリ取付
サブストレート、および 前記サブストレートによつて支持されるデイス
ク記憶手段を備え、前記デイスク記憶手段は、 前記サブストレートに対して回転自在である少
なくとも１つの除去不可能なデータ記憶デイス
ク、前記サブストレートに対して予め定められた
角速度で前記デイスクを回転するデイスク回転手
段、空気軸受効果によつて前記デイスクの主要デ
ータ記憶表面に近接して保持される少なくとも１
つのデータトランスデユーサ、前記サブストレー
トに取り外し可能に装着される前記トランスデユ
ーサのための支持手段を含むトランスデユーサア
クチユエータ手段を含み、前記アクチユエータ手
段は、それによつて、前記トランスデユーサがト
ラツクシーク動作中、前記主要表面上に形成され
る同心データトラツクの使用可能なものの間で動
かされ、かつそれは、トラツク追従動作中、選択
されたデータトラツクと整列して前記トランスデ
ユーサを維持し、 前記サブストレートは、 前記アクチユエータ手段に接続されるデイスク
記憶制御手段を支持し、前記デイスク記憶制御手
段は、その上でトランスデユーサが前記表面への
かつそこからのデータを読出しかつ書込むために
位置決めされてもよい前記データトラツクのいず
れかの中心線に対するトランスデユーサの位置を
示すトラツク中心線位置情報に応答し、かつそれ
によつて前記アクチユエータがトラツクシーク動
作中前記表面に対して放射状に前記トランスデユ
ーサを動かし、かつ前記アクチユエータがトラツ
ク追従動作中前記データ表面に対して整列位置に
前記トンラスデユーサを維持するコマンド信号に
さらに応答するサーボ手段を含み、 前記サブストレートは、前記デイスク記憶制御
手段および前記トランスデユーサに接続されるデ
イスクフアイル制御装置手段をさらに支持し、前
記制御装置手段は、前記上位コンピユータからデ
ータフアイルを受け、予め定められたデータフオ
ーマツトに従つて前記表面上に記憶するために前
記フアイルを再フオーマツト化し、前記トランス
デユーサによつて前記データ表面へかつそこから
変換するのに適するアナログフオーマツトへかつ
それからデイジタルデータを変換し、かつトラツ
クシーク動作中トラツクシークコマンドを前記デ
イスク記憶制御手段に発生させかつ印加し、かつ
データ追従動作中前記トランスデユーサを動作さ
せるために読出／書込コマンドを発生させかつ印
加し、 前記サブストレートはインターフエイス手段を
さらに支持しかつ前記サブシステムを前記上位コ
ンピユータにインターフエイスするために前記上
位コンピユータおよび前記デイスクフアイル制御
装置手段に接続され、かつ 前記サブストレートは、前記デイスク記憶手段
および前記フアイル制御装置手段の動作を監視し
かつ制御する、１つのプログラムされたデイジタ
ルマイクロコンピユータ制御装置をさらに支持す
る、モジユーラユニタリデイスクフアイルサブシ
ステム。 ９ 前記デイスク記憶手段は、前記サブストレー
トからのプラグおよびジヤツク接続によつて分離
可能でありかつ切断可能であるユニタリアセンブ
リを備える、特許請求の範囲第８項記載の上位コ
ンピユータのためのモジユーラユニタリデイスク
フアイルサブシステム。 １０ 前記デイスク記憶制御手段、前記デイスク
フアイル制御装置手段、前記インターフエイス手
段、および前記１つのプログラムされたマイクロ
コンピユータ制御装置は、実質的に、プラグおよ
びジヤツク接続によつて前記デイスク記憶手段か
ら分離可能である１つのプリント回路基板上に完
全に形成される、特許請求の範囲第９項記載の上
位コンピユータのためのモジユーラユニタリデイ
スクフアイルサブシステム。 １１ 前記サブストレートは、前記デイスク記憶
ユニタリアセンブリおよび前記１つのプリント回
路基板を装着するフレームを備える、特許請求の
範囲第１０項記載の上位コンピユータのためのモ
ジユーラユニタリデイスクフアイルサブシステ
ム。 １２ 前記サブストレートは、前記プリント回路
基板によつて形成される、特許請求の範囲第１０
項記載の上位コンピユータのためのモジユーラユ
ニタリデイスクフアイルサブシステム。 １３ 前記上位コンピユータの中央演算処理装置
によつて直接アクセスされかつ実行されるのに適
する予め記憶された基本／出力ルーチンを含むメ
モリをさらに備え、それによつて前記上位コンピ
ユータは、上位動作システムのソフトウエア修正
なしに前記サブシステムを用いることができる、
特許請求の範囲第８項記載の上位コンピユータの
ためのモジユーラユニタリデイスクフアイルサブ
システム。 １４ 前記サブストレートは、前記上位コンピユ
ータのハウジング内に前記サブシステムを直接１
つのコンポーネントとして装着するするようにさ
れ、前記サブストレートは、１つの接続端縁に沿
つて設けられ相補形電力を係合する電力および信
号接続手段、およびそれによつて電力を得、かつ
制御信号およびデータを前記上位コンピユータと
交換するために直接電気上位コンピユータのデー
タ、アドレスおよび制御信号接続手段を提供す
る、特許請求の範囲第８項記載の上位コンピユー
タのためのモジユーラユニタリデイスクフアイル
サブシステム。 １５ 前記サーボ手段は、前記回転アクチユエー
タ手段と前記サブストレートとの間に多相位置情
報を発生させる光学エンコーダを含む、特許請求
範囲第８項記載の上位コンピユータのためのモジ
ユーラユニタリデイスクフアイルサブシステム。 １６ ハウジング内で上位パーソナルコンピユー
タに直接プラグイン取付けするためのかつそれで
用いるためのモジユーラユニタリデイスクフアイ
ルサブシステムであつて、前記サブシステムは、
前記サブシステムをパーソナルコンピユータの内
部のハウジングに物理的に取付ける共通のユニタ
リ取付サブストレート、および前記サブストレー
トの１つの接続端縁に沿つた信号接続手段を備
え、前記接続手段は、前記上位コンピユータのデ
ータ、アドレスおよび制御線から制御およびデー
タ信号を得、かつ制御およびデータ信号を前記上
位コンピユータに供給し、前記サブストレート
は、少なくとも１つの回転記憶デイスク、および
前記デイスク上に形成される同心データトラツク
の間で可動のデータトランスデユーサヘツドを支
えかつ相互接続し、データトラツクに対してトラ
ンスデユーサヘツドの位置を制御するデイスク記
憶制御手段、前記サブシステムと前記上位パーソ
ナルコンピユータとの間の有効データの転送を制
御するデイスクフアイル制御装置手段、および前
記上位パーソナルコンピユータに直接プラグイン
取付けすることができかつ信号接続手段を介して
それとともに用いることができるインターフエイ
ス手段をさらに備える、モジユーラユニタリデイ
スクフアイルサブシステム。 １７ 前記インターフエイス手段は、前記上位パ
ーソナルコンピユータの中央演算処理装置によつ
て直接アクセスされかつ実行されるのに適する予
め記憶された基本入力／出力ルーチンを含む固定
記憶装置をさらに備え、それによつて前記サブシ
ステムは、前記上位パーソナルコンピユータに取
付けられ、かつそれによつてそのようなルーチン
を上位動作システム制御プログラムに加える必要
なく用いられることができる、特許請求の範囲第
１６項記載のモジユーラユニタリデイスクフアイ
ルサブシステム。 １８ 前記デイスク記憶制御手段および前記デイ
スクフアイル制御装置手段は、１つのプログラム
されたデイジタルマイクロコンピユータによつて
監視されかつ作動される、特許請求の範囲第１６
項記載のモジユーラユニタリデイスクフアイルサ
ブシステム。 １９ ２つの回転データ記憶デイスクおよび４つ
のデータトランスデユーサヘツドを備え、各デー
タ記憶表面に近接して前記トランスデユーサヘツ
ドがある、特許請求の範囲第１６項記載のモジユ
ーラユニタリデイスクフアイルサブシステム。
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|---|---|---|---|
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| DE204299T1 (de) | 1987-06-11 |
| EP0204299A3 (en) | 1988-08-17 |
| KR910000183B1 (ko) | 1991-01-21 |
| EP0204299A2 (en) | 1986-12-10 |
| KR870000647A (ko) | 1987-02-19 |
| DE3678035D1 (de) | 1991-04-18 |
| US4639863A (en) | 1987-01-27 |
| EP0204299B1 (en) | 1991-03-13 |
| JPS61282919A (ja) | 1986-12-13 |
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