JPH0461136A - 不揮発性半導体装置 - Google Patents
不揮発性半導体装置Info
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- JPH0461136A JPH0461136A JP2164608A JP16460890A JPH0461136A JP H0461136 A JPH0461136 A JP H0461136A JP 2164608 A JP2164608 A JP 2164608A JP 16460890 A JP16460890 A JP 16460890A JP H0461136 A JPH0461136 A JP H0461136A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 229920005989 resin Polymers 0.000 claims abstract description 12
- 239000011347 resin Substances 0.000 claims abstract description 12
- 239000000945 filler Substances 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 230000002950 deficient Effects 0.000 abstract 3
- 238000012856 packing Methods 0.000 abstract 3
- 238000007789 sealing Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000014759 maintenance of location Effects 0.000 description 7
- 238000007667 floating Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 210000003128 head Anatomy 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48091—Arched
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/181—Encapsulation
Landscapes
- Wire Bonding (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用公費〕
この発明は不揮発性半導体装置、特にＥＰＲＯＭ（以下
ＯＴＰＲＯＭ： Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒｍｍｍ
ａｂｌ、ｅ Ｒｅｎｄ Ｏａｌｙ Ｍ ｅｍｏｆｙ）の
書き込み／記憶保持不良の低減に関するものである。
ＯＴＰＲＯＭ： Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒｍｍｍ
ａｂｌ、ｅ Ｒｅｎｄ Ｏａｌｙ Ｍ ｅｍｏｆｙ）の
書き込み／記憶保持不良の低減に関するものである。
第２図（ａ） （ｂ）は従来のＯＴＦＲＯＭの断面図で
あり、図において、（１）はＥＰＲＯＭチップ、（２）
はＩ！ｌＷｊ、（３）はワイヤ、（４）はリード、（５
）はフレ〜 ム、（１１）はＳ１基板、（１２）はフロ
ーテイングゲー ト、（１３）はワード線、（１４）は
層間絶縁膜、（１５）ビット線、（１６）はチップ保護
膜、（１７）はレジン、（１８）はシリカである。つぎ
に動作について説明する。第２図（龜）において、ＥＰ
ＲＯＭチップ（１）はフレーム（５）に接着され、ＥＰ
ＲＯＭチップ（１）とリー ド（４）は金属ワイヤ（３
）により接続され、樹ＩＩＩ（２＋により封止されてい
る。
あり、図において、（１）はＥＰＲＯＭチップ、（２）
はＩ！ｌＷｊ、（３）はワイヤ、（４）はリード、（５
）はフレ〜 ム、（１１）はＳ１基板、（１２）はフロ
ーテイングゲー ト、（１３）はワード線、（１４）は
層間絶縁膜、（１５）ビット線、（１６）はチップ保護
膜、（１７）はレジン、（１８）はシリカである。つぎ
に動作について説明する。第２図（龜）において、ＥＰ
ＲＯＭチップ（１）はフレーム（５）に接着され、ＥＰ
ＲＯＭチップ（１）とリー ド（４）は金属ワイヤ（３
）により接続され、樹ＩＩＩ（２＋により封止されてい
る。
第２図（ｂ）において、ＥＰＲＯＭチップ（１）と封止
４Ｉｔ脂（２）との界面を示すものであり、ＥＦＲＯＭ
は８１基板（１１）上に電荷を蓄わえるフローティング
ゲー） （１２）、ＲＯＷ側を選択するコントロールゲ
ーｈ （１２）、Ｃｏ１ｖ側を選択するビット！Ｉｔ
（１５）、眉間絶縁膜（１４）とチップ保護膜（１６）
を有し、封止側止（２）はシリカ（１８）をエポキシ系
のレジン（１７）で形成されている。
４Ｉｔ脂（２）との界面を示すものであり、ＥＦＲＯＭ
は８１基板（１１）上に電荷を蓄わえるフローティング
ゲー） （１２）、ＲＯＷ側を選択するコントロールゲ
ーｈ （１２）、Ｃｏ１ｖ側を選択するビット！Ｉｔ
（１５）、眉間絶縁膜（１４）とチップ保護膜（１６）
を有し、封止側止（２）はシリカ（１８）をエポキシ系
のレジン（１７）で形成されている。
ＥＰＲＯＭは、ワード線（１３）とビット線（１５）に
高電圧を加え、チャネル間に発生したホットエレクトロ
ンを、フローティングゲート（１２）に蓄えろっまリー
ノローディングゲート（１２）に選択的に電子を注入す
ることで情報を記憶する半導体記憶装置であり、フロー
ティングゲー ト周辺の絶＆１ｌｊ（１４）に欠陥が無
い場合記憶情報は保持される不揮発性メモリである。
高電圧を加え、チャネル間に発生したホットエレクトロ
ンを、フローティングゲート（１２）に蓄えろっまリー
ノローディングゲート（１２）に選択的に電子を注入す
ることで情報を記憶する半導体記憶装置であり、フロー
ティングゲー ト周辺の絶＆１ｌｊ（１４）に欠陥が無
い場合記憶情報は保持される不揮発性メモリである。
ＥＰＲＯＭ１ｉ！−樹脂封止したＯＴＦＲＯＭは、樹脂
が紫外線を通さないため、−度限り書き込み可能な不揮
発性メ毛りである。
が紫外線を通さないため、−度限り書き込み可能な不揮
発性メ毛りである。
従来のＯＴＦＲＯＭは息子のように構成されているため
、樹脂封１Ｆ後、書き込み、記憶保持、読み出し等のテ
ストが出来ない。このような問題に対しチップを樹脂封
止する前、つまりウェハ状態のまま諸々のテストを行な
いテスト後紫外線照射により初期状態（ブランク状態）
にし、樹脂封止を行なっていた。このような方法により
ＯＴＰＲＯＭばＷ造されていたが、近年封止１１１１中
のシリカがＥＰＲＯＭ表面に当たり封止圧力によへ極所
的な応力をＥＰＲＯＭに与え書き込み、記憶保持等に悪
影響を与えているという１１１題点があ−）た。
、樹脂封１Ｆ後、書き込み、記憶保持、読み出し等のテ
ストが出来ない。このような問題に対しチップを樹脂封
止する前、つまりウェハ状態のまま諸々のテストを行な
いテスト後紫外線照射により初期状態（ブランク状態）
にし、樹脂封止を行なっていた。このような方法により
ＯＴＰＲＯＭばＷ造されていたが、近年封止１１１１中
のシリカがＥＰＲＯＭ表面に当たり封止圧力によへ極所
的な応力をＥＰＲＯＭに与え書き込み、記憶保持等に悪
影響を与えているという１１１題点があ−）た。
この発明は４゜記のような問題点を解消するために、書
き込み不良、記憶保持不良を低減１．たＱＴＰＲＯＭを
得ることを目的とする。
き込み不良、記憶保持不良を低減１．たＱＴＰＲＯＭを
得ることを目的とする。
この発明に係る不揮発性半導体装置のＯＴＰＲＯＭは、
チップ表面に導電性の突起物（バンブ）を設は既に配線
済のフレームにバンブを介して接続し、フレームとチッ
プ間の周辺部分を充填物で被う構造としたものである。
チップ表面に導電性の突起物（バンブ）を設は既に配線
済のフレームにバンブを介して接続し、フレームとチッ
プ間の周辺部分を充填物で被う構造としたものである。
この発明におけろＯＴＰＲＯＭは、チップ表面と配線済
のフレームとをバンブにより接続し、チップへフレーム
間のＷＩｌｌＩｌを充填物で被う構造としているため、
チップ表面は樹脂封止されても中空状態とな怜封止圧力
が加わってもチップ表面に極所応力は働かず書き込み、
記憶保持不良の発生を抑制することが出来る。
のフレームとをバンブにより接続し、チップへフレーム
間のＷＩｌｌＩｌを充填物で被う構造としているため、
チップ表面は樹脂封止されても中空状態とな怜封止圧力
が加わってもチップ表面に極所応力は働かず書き込み、
記憶保持不良の発生を抑制することが出来る。
以下、この発明の一実施例を図について説明する。第１
図（ａ）、（ｂ）において、（１）はＥＰＲＯＭチップ
、（２） １．ｔ Ｉｆｆ ＃、（３）はワイヤ、（４
）はリード、１５）はフレーム、（６）はバンブ、（７
）は充填物である。ＥＰＲＯＭチップ（１）は既に配線
済のフレーム（５）に導電性のバンブ（６）にて接続さ
れており、ＥＰＲＯＭチップ（１）の周辺は充填物（７
）で被われている。フレーム（５）ばあらかじめ配線が
ほどこされており、充填物（７）の外側にてリード（４
）と金属ワイヤ（３）で接続され、！ ＩＩ ｆ２）に
より封止されている。
図（ａ）、（ｂ）において、（１）はＥＰＲＯＭチップ
、（２） １．ｔ Ｉｆｆ ＃、（３）はワイヤ、（４
）はリード、１５）はフレーム、（６）はバンブ、（７
）は充填物である。ＥＰＲＯＭチップ（１）は既に配線
済のフレーム（５）に導電性のバンブ（６）にて接続さ
れており、ＥＰＲＯＭチップ（１）の周辺は充填物（７
）で被われている。フレーム（５）ばあらかじめ配線が
ほどこされており、充填物（７）の外側にてリード（４
）と金属ワイヤ（３）で接続され、！ ＩＩ ｆ２）に
より封止されている。
つぎに動作について説明する。図示のように、ＥＰＲＯ
Ｍチップ（１）の表面は中空状態となるため極所応力は
防ぐことが可能であり、ウェハ状態でのテストにて書き
込み記憶保持特性をテストしたチップは１０ ＊脂封止
後も、極所応力による不良が発生しない。
Ｍチップ（１）の表面は中空状態となるため極所応力は
防ぐことが可能であり、ウェハ状態でのテストにて書き
込み記憶保持特性をテストしたチップは１０ ＊脂封止
後も、極所応力による不良が発生しない。
なお、上記実施例ではＥＰＲＯＭチップ表面を中空状態
としたが、充填物で被う前に不活性のゲル状の物質を注
入しても、上記実施例と同様な効果を責する。
としたが、充填物で被う前に不活性のゲル状の物質を注
入しても、上記実施例と同様な効果を責する。
以上のように、この発明によれば、ＥＰＲＯＭチップの
表面を中空状態とし樹脂封止による極所応力が原因であ
る書き込み、配管保持不良を防ぐことにより信頼性の高
いＯＴＦＲＯＭを得られる効果がある。
表面を中空状態とし樹脂封止による極所応力が原因であ
る書き込み、配管保持不良を防ぐことにより信頼性の高
いＯＴＦＲＯＭを得られる効果がある。
第１図（ａ） （ｂ）はこの発明の一実施例によるＥＰ
ＲＯＭの構成図で、第１図（ａ）は断面にした正ｉ図、
第１図（ｂ）は平面図、第２図（＆） （ｂ）は従来の
ＥＰＲＯＭの構成図で、第２図（ａ）は断面にした正面
図、第２図（ｂ）は半導体装置のチップと封止ａｍの界
面を示す説明図である。図において、（１）はＥＰＲＯ
Ｍチップ、（２）は樹脂、（３１はワイヤ、（４）はリ
ード、（５）はフレーム、（６）はバンブ、（７）は充
填物である。 なお、図中、同一符号は同一、又は相当部分を示す。
ＲＯＭの構成図で、第１図（ａ）は断面にした正ｉ図、
第１図（ｂ）は平面図、第２図（＆） （ｂ）は従来の
ＥＰＲＯＭの構成図で、第２図（ａ）は断面にした正面
図、第２図（ｂ）は半導体装置のチップと封止ａｍの界
面を示す説明図である。図において、（１）はＥＰＲＯ
Ｍチップ、（２）は樹脂、（３１はワイヤ、（４）はリ
ード、（５）はフレーム、（６）はバンブ、（７）は充
填物である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＥＰＲＯＭチップを樹脂で封止する不揮発性半導体装置
において、ＥＰＲＯＭ表面の電極部に導電性の突起物を
設け、この突起物を介して前記ＥＰＲＯＭチップをフレ
ームと接続し、前記ＥＰＲＯＭチップ外周を所定の充填
物で前記フレームと密着したことを特徴とする不揮発性
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164608A JPH0461136A (ja) | 1990-06-22 | 1990-06-22 | 不揮発性半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164608A JPH0461136A (ja) | 1990-06-22 | 1990-06-22 | 不揮発性半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461136A true JPH0461136A (ja) | 1992-02-27 |
Family
ID=15796420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164608A Pending JPH0461136A (ja) | 1990-06-22 | 1990-06-22 | 不揮発性半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461136A (ja) |
-
1990
- 1990-06-22 JP JP2164608A patent/JPH0461136A/ja active Pending
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