JPH0457276B2 - - Google Patents
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- JPH0457276B2 JPH0457276B2 JP59076951A JP7695184A JPH0457276B2 JP H0457276 B2 JPH0457276 B2 JP H0457276B2 JP 59076951 A JP59076951 A JP 59076951A JP 7695184 A JP7695184 A JP 7695184A JP H0457276 B2 JPH0457276 B2 JP H0457276B2
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジヨン受像機や陰極線管
（CRT）デイスプレイ装置などに用いられ画像信
号中より垂直同期信号を分離する垂直同期信号分
離装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a vertical synchronization signal separation device for separating a vertical synchronization signal from an image signal, which is used in television receivers, cathode ray tube (CRT) display devices, etc. be.
従来例の構成とその問題点
CRTデイスプレイ装置やテレビジヨン受像機
においては、テレビジヨン信号中に含まれている
複合同期信号からパルス巾の大小で区別して垂直
同期信号のみを分離して取出すために、積分回路
に通すようにしている。Conventional configurations and their problems In CRT display devices and television receivers, in order to separate and extract only the vertical synchronization signal from the composite synchronization signal contained in the television signal by distinguishing it by the size of the pulse width. , it is passed through an integrating circuit.
ここで、従来から用いられているCRTデイス
プレイ装置用の垂直同期信号分離回路の一例を第
１図に示す。第１図において、１は同期分離回
路、２は同期信号増巾用トランジスタ、３はトラ
ンジスタ２のエミツタ抵抗、４，６は積分回路の
抵抗、５，７は積分回路のコンデンサ、８は結合
コンデンサ、９は垂直発振偏向回路である。 FIG. 1 shows an example of a conventional vertical synchronizing signal separation circuit for a CRT display device. In Figure 1, 1 is a synchronous separation circuit, 2 is a synchronous signal amplification transistor, 3 is an emitter resistance of transistor 2, 4 and 6 are resistances of an integrating circuit, 5 and 7 are capacitors of the integrating circuit, and 8 is a coupling capacitor. , 9 is a vertical oscillation deflection circuit.
第２図に、第１図の回路の各部の波形を示す。
第２図において、２ａ，２ｂは同期分離回路１か
ら出力されるａ点での複合同期信号で、２ａは第
１フイールドでの複合同期信号、２ｂは第２フイ
ールドでの複合同期信号を示す。２ａ，２ｂの複
合同期信号において、イはパルス幅のせまい水平
同期信号、ロはパルス幅の広い垂直同期信号であ
る。第１フイールドと第２フイールドの複合同期
信号では、インターレース走査のために水平走査
期間Ｈの半分のＨ／２の時間差がある。また、２
ｃは第１図中のｂ点、２ｄは第１図中のｃ点での
積分波形を示す。この積分波形２ｃ，２ｄにおい
て、実線Ａは第１フイールドでの波形、点線Ｂは
第２フイールドでの波形である。 FIG. 2 shows waveforms at various parts of the circuit of FIG. 1.
In FIG. 2, 2a and 2b are composite synchronization signals output from the synchronization separation circuit 1 at point a, 2a is a composite synchronization signal in the first field, and 2b is a composite synchronization signal in the second field. In the composite synchronization signals 2a and 2b, A is a horizontal synchronization signal with a narrow pulse width, and B is a vertical synchronization signal with a wide pulse width. In the composite synchronization signals of the first field and the second field, there is a time difference of H/2, which is half of the horizontal scanning period H, due to interlaced scanning. Also, 2
c shows the integrated waveform at point b in FIG. 1, and 2d shows the integrated waveform at point c in FIG. In the integral waveforms 2c and 2d, the solid line A is the waveform in the first field, and the dotted line B is the waveform in the second field.
この回路では、波形２ｄに示すように、第１フ
イールドと第２フイールドでは積分出力波形が異
なり、垂直発振偏向回路９の発振段のスレツシユ
ホールドレベルVOに達する時間にＨ／２よりもtO
だけ差が発生する。このために、完全なインター
レース走査ができす、画面上にペアリング現象を
生じるという欠点があつた。 In this circuit, as shown in waveform 2d, the integrated output waveforms are different between the first field and the second field, and the time to reach the threshold level V O of the oscillation stage of the vertical oscillation deflection circuit 9 is higher than H/2. O
Only the difference will occur. As a result, complete interlaced scanning was not possible and a pairing phenomenon occurred on the screen.
これは、第１フイールドと第２フイールドで垂
直同期信号と水平同期信号との間の位相差がＨ／
２あり、前の水平同期信号による充電電流が垂直
同期信号の立上り時点までに完全に放電されない
ために起こつている。 This is because the phase difference between the vertical synchronization signal and the horizontal synchronization signal in the first field and the second field is H/
2, which occurs because the charging current caused by the previous horizontal synchronization signal is not completely discharged by the time the vertical synchronization signal rises.
このため、標準放送方式のテレビジヨン信号で
は、垂直同期信号期間とその前後の3Hの期間に
等化パルスをＨ／２間隔で挿入することにより第
１フイールドと第２フイールドにおける垂直同期
信号と水平同期信号との位相関係を合わせるよう
にしている。しかしながら、CRTデイスプレイ
装置においてコンピユータ等から伝送される。デ
イスプレイ用信号には、インターレース走査を行
なうにもかかわらず等化パルスが挿入されていな
い場合が多く、従来の垂直同期信号分離回路を用
いた陰極線管デイスプレイ装置では完全なインタ
ーレース走査ができず、ペアリング現象が発生す
るという欠点があつた。 For this reason, in standard broadcast television signals, by inserting equalization pulses at H/2 intervals in the vertical synchronization signal period and the 3H periods before and after it, the vertical synchronization signal in the first and second fields and the horizontal The phase relationship with the synchronization signal is adjusted. However, it is transmitted from a computer or the like in a CRT display device. Display signals often do not have equalization pulses inserted even though they perform interlaced scanning, and cathode ray tube display devices that use conventional vertical synchronization signal separation circuits are unable to perform complete interlaced scanning; There was a drawback that a ring phenomenon occurred.
発明の目的
本発明は、前記のような従来の問題点を解決し
て、等化パルスが挿入されてない複合同期信号を
有するようなテレビジヨン信号に対しても垂直同
期信号の積分波形への水平同期信号の影響を除去
することができて、満足なインタレース走査を可
能にする垂直同期信号分離装置を提供することを
目的とする。OBJECT OF THE INVENTION The present invention solves the conventional problems as described above, and provides a method for converting the integrated waveform of a vertical synchronization signal even for a television signal having a composite synchronization signal in which no equalization pulse is inserted. It is an object of the present invention to provide a vertical synchronization signal separation device that can remove the influence of a horizontal synchronization signal and enable satisfactory interlaced scanning.
発明の構成
本発明による垂直同期信号分離装置は、同期分
離回路と、分離された複合同期信号から垂直同期
信号を分離する積分回路と、この積分回路への入
力信号から水平同期信号成分を除去する回路とを
備えたものであり、複合同期信号から水平同期信
号を抑圧した信号を前記積分回路に供給するよう
構成して、その水平同期信号による悪影響をなく
するようにしたものである。Configuration of the Invention A vertical synchronization signal separation device according to the present invention includes a synchronization separation circuit, an integration circuit that separates a vertical synchronization signal from a separated composite synchronization signal, and a horizontal synchronization signal component that is removed from an input signal to the integration circuit. The integrated circuit is configured to supply a signal obtained by suppressing the horizontal synchronizing signal from the composite synchronizing signal to the integrating circuit, thereby eliminating the adverse effects of the horizontal synchronizing signal.
実施例の説明
以下、本発明の一実施例について、図面を参照
しながら説明する。第３図は本発明の一実施例に
おける垂直同期信号分離装置の回路図を示すもの
である。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 3 shows a circuit diagram of a vertical synchronization signal separation device in one embodiment of the present invention.
第３図において、従来例の第１図中の部分には
同一符号を付している。 In FIG. 3, parts of the conventional example shown in FIG. 1 are given the same reference numerals.
この回路においては、同期分離回路１で分離さ
れた複合同期信号を垂直同期信号分離用の積分回
路に加える前において、抵抗１０と抵抗４との接
続点にコンデンサ１１とインダクタンス１２との
直列回路からなる水平同期信号除去回路を設けて
いる。１３はダイオード、１４は直流再生回路で
ある。 In this circuit, a series circuit of a capacitor 11 and an inductance 12 is connected to the connection point between the resistor 10 and the resistor 4 before adding the composite synchronization signal separated by the synchronization separation circuit 1 to the integrating circuit for vertical synchronization signal separation. A horizontal synchronization signal removal circuit is provided. 13 is a diode, and 14 is a DC regeneration circuit.
第４図、第５図に第３図中の各部の波形図を示
す。第４図において、４ａは第３図中のａ点での
垂直期間の信号波形を示し、４ｂは第３図中のｂ
点での垂直期間の信号波形を示す。これらの波形
で、イは水平同期信号、ロは垂直同期信号であ
る。また、第５図において、５ａは第３図中のａ
点での水平同期信号波形を示し、５ｂは第３図中
のｄ点での信号波形を示す。 FIGS. 4 and 5 show waveform diagrams of various parts in FIG. 3. In FIG. 4, 4a shows the signal waveform in the vertical period at point a in FIG. 3, and 4b shows the signal waveform at point b in FIG.
The signal waveform of the vertical period at the point is shown. In these waveforms, A is a horizontal synchronizing signal and B is a vertical synchronizing signal. In addition, in FIG. 5, 5a is a in FIG.
5b shows the signal waveform at point d in FIG. 3.
第３図のように構成された、同期信号分離装置
について以下その動作を説明する。 The operation of the synchronizing signal separating device configured as shown in FIG. 3 will be explained below.
同期信号分離回路１により同期分離された第４
図４ａに示す複合同期信号は、同期信号増巾用ト
ランジスタ２を通して、抵抗４，６、コンデンサ
５，７で構成される垂直同期信号分離用の積分回
路に加えられる。 The fourth signal is synchronously separated by the synchronous signal separation circuit 1.
The composite synchronizing signal shown in FIG. 4a is applied through the synchronizing signal amplifying transistor 2 to an integrating circuit for vertical synchronizing signal separation comprised of resistors 4 and 6 and capacitors 5 and 7.
本装置では、この積分回路と並列に、コンデン
サ１１とインダクタンス１２の直列回路を設けた
ことに特徴がある。このコンデンサ１１とインダ
クダンス１２の直列回路は、水平周波数付近辺に
直列共振させるようにすることにより、第４図中
の４ａに示すように同期分離された複合同期信号
から水平同期信号のみを除去するトラツプ効果を
発揮させている。このコンデンサ１１とインダク
タンス１２の直列共振回路による水平同期信号除
去作用により、垂直同期信号分離用の抵抗４，
６、コンデンサ５，７から構成される積分回路に
は第４図中の４ｂに示すような水平同期信号が抑
圧された複合同期信号が加わるため、積分波形へ
の水平同期信号の影響を取り除くことができる。 This device is characterized in that a series circuit of a capacitor 11 and an inductance 12 is provided in parallel with this integrating circuit. This series circuit of capacitor 11 and inductance 12 is made to resonate in series near the horizontal frequency, thereby removing only the horizontal synchronization signal from the synchronously separated composite synchronization signal, as shown in 4a in Figure 4. It exerts a trap effect. Due to the horizontal synchronizing signal removal effect of this series resonant circuit of the capacitor 11 and the inductance 12, the vertical synchronizing signal separating resistor 4,
6. Since a composite synchronizing signal in which the horizontal synchronizing signal is suppressed as shown in 4b in Fig. 4 is applied to the integrating circuit composed of capacitors 5 and 7, the influence of the horizontal synchronizing signal on the integral waveform must be removed. Can be done.
また、第３図において、抵抗１０はコンデンサ
１１とインダクタンス１２の直列共振回路への入
力インピーダンスを増加させてこの直列共振回路
による水平同期信号に対するフイルター効果を増
大せしめるためのものである。 Further, in FIG. 3, a resistor 10 is used to increase the input impedance to the series resonant circuit of a capacitor 11 and an inductance 12, thereby increasing the filtering effect of this series resonant circuit on the horizontal synchronizing signal.
なお、この実施例において、コンデンサ１１と
インダクタンス１２は前述のような水平同期信号
の除去のためのフイルターとして動作するだけで
なく、直流再生用パルスの発生回路としても利用
している。すなわち、コンデンサ１１とインダク
タンス１２の交点ｄにはコンデンサ１１とインダ
クタンス１２による微分作用により、第５図中の
５ａに示す水平同期信号が微分された第５図中の
５ｂの如き波形のパルスが発生する。このパルス
を映像信号の直流再生回路１４に加え、水平同期
信号の終縁の部分から始まる正のパルスにより、
映像信号のペデスタルレベルをクランプするため
のクランプパルスとして利用している。第５図に
おいて、ダイオード１３は微分波形の負の部分を
クランプするためのものである。 In this embodiment, the capacitor 11 and the inductance 12 not only operate as a filter for removing the horizontal synchronizing signal as described above, but also are used as a DC regeneration pulse generation circuit. That is, at the intersection point d between the capacitor 11 and the inductance 12, a pulse with a waveform as shown in 5b in FIG. 5, which is the differentiated horizontal synchronizing signal shown in 5a in FIG. 5, is generated due to the differential action of the capacitor 11 and the inductance 12. do. This pulse is applied to the video signal DC reproduction circuit 14, and the positive pulse starting from the end of the horizontal synchronization signal
It is used as a clamp pulse to clamp the pedestal level of the video signal. In FIG. 5, diode 13 is for clamping the negative portion of the differential waveform.
発明の効果
以上のように、本発明によれば、同期分離され
た複合同期信号から水平同期信号成分を除去した
信号を垂直同期信号分離のための積分回路に加え
るようにしたので、水平同期信号が積分波形に影
響を与えるおそれをなくすることができ、完全な
インターレース走査を達成することができるとい
う効果がある。特に、コンピユータ等からCRT
デイスプレイ装置等に与えられる等化パルスの挿
入されていない複合同期信号を有するテレビジヨ
ン信号を用いる場合におけるインターレース走査
の改善に大きな効果がある。Effects of the Invention As described above, according to the present invention, since the signal obtained by removing the horizontal synchronization signal component from the synchronously separated composite synchronization signal is added to the integrating circuit for vertical synchronization signal separation, the horizontal synchronization signal This has the advantage that it is possible to eliminate the possibility that the signal will affect the integral waveform, and it is possible to achieve complete interlaced scanning. In particular, from a computer etc. to a CRT
This has a great effect on improving interlaced scanning when using a television signal having a composite synchronization signal with no equalization pulse inserted, which is applied to a display device or the like.
第１図は従来例の垂直同期信号分離装置の回路
図、第２図は、同装置の動作を説明するための波
形図、第３図は本発明の一実施例における垂直同
期信号分離装置の回路図、第４図、第５図は同装
置の動作を説明するための波形図である。
１……同期分離回路、２……同期信号増幅用ト
ランジスタ、３……エミツタ抵抗、４，６……積
分用抵抗、５，７……積分用コンデンサ、８……
結合コンデンサ、９……垂直偏向回路、１０……
抵抗、１１……直列共振用コンデンサ、１２……
直列共振用インダクタンス、１３……ダイオー
ド、１４……直流再生回路。
FIG. 1 is a circuit diagram of a conventional vertical synchronizing signal separating device, FIG. 2 is a waveform diagram for explaining the operation of the same device, and FIG. 3 is a diagram of a vertical synchronizing signal separating device in an embodiment of the present invention. The circuit diagram, FIG. 4, and FIG. 5 are waveform diagrams for explaining the operation of the device. 1... Synchronous separation circuit, 2... Synchronous signal amplification transistor, 3... Emitter resistor, 4, 6... Integrating resistor, 5, 7... Integrating capacitor, 8...
Coupling capacitor, 9... Vertical deflection circuit, 10...
Resistor, 11...Series resonance capacitor, 12...
Series resonance inductance, 13...diode, 14...DC regeneration circuit.
Claims (1)
離回路と、その分離された複合同期信号から、垂
直同期信号を分離する積分回路と、上記同期分離
回路と上記積分回路との間に接続されたコンデン
サ及びインダクタンスからなる直列共振回路であ
る水平同期信号除去回路とを備え、上記複合同期
信号から水平同期信号を抑圧した信号を上記積分
回路に供給するように構成したことを特徴とする
垂直同期信号分離装置。1. A sync separation circuit that separates a composite sync signal from an image signal, an integration circuit that separates a vertical sync signal from the separated composite sync signal, and a capacitor connected between the sync separation circuit and the integration circuit. and a horizontal synchronization signal removal circuit which is a series resonant circuit consisting of an inductance, and is configured to supply a signal obtained by suppressing the horizontal synchronization signal from the composite synchronization signal to the integration circuit. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7695184A JPS60220664A (en) | 1984-04-17 | 1984-04-17 | Vertical synchronizing signal separating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7695184A JPS60220664A (en) | 1984-04-17 | 1984-04-17 | Vertical synchronizing signal separating device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60220664A JPS60220664A (en) | 1985-11-05 |
| JPH0457276B2 true JPH0457276B2 (en) | 1992-09-11 |
Family
ID=13620076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7695184A Granted JPS60220664A (en) | 1984-04-17 | 1984-04-17 | Vertical synchronizing signal separating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60220664A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116126A (en) * | 1974-02-26 | 1975-09-11 | ||
| JPS5519476A (en) * | 1978-07-30 | 1980-02-12 | Toshio Asae | Extrusion molding method of alloy |
-
1984
- 1984-04-17 JP JP7695184A patent/JPS60220664A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116126A (en) * | 1974-02-26 | 1975-09-11 | ||
| JPS5519476A (en) * | 1978-07-30 | 1980-02-12 | Toshio Asae | Extrusion molding method of alloy |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60220664A (en) | 1985-11-05 |
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