JP3030971B2 - Synchronous separation device - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、電界強度が非常に弱い
とき、雑音成分の多い複合映像信号、および、映像信号
の同期信号レベルの変動に対しても、安定した同期分離
信号を抽出しうる同期分離装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention extracts a stable sync separation signal even when the electric field strength is very weak, even with respect to a composite video signal having a lot of noise components and fluctuations in the sync signal level of the video signal. The present invention relates to a synchronizing separation device.
【0002】[0002]
【従来の技術】図3は、従来用いられている差動型の同
期分離回路である。図3中、1は入力端子、2は電源電
圧端子、3は出力端子、4は接地端子、5,6,9,1
0,11はNPNトランジスタ、7,8,12はPNP
トランジスタ、13,14,15は電流源、16,17
はエミッタ抵抗、18は放電用抵抗、19,20は負荷
抵抗、21,22はバイアス抵抗、23はピークホール
ド用コンデンサである。2. Description of the Related Art FIG. 3 shows a conventionally used differential type synchronous separation circuit. In FIG. 3, 1 is an input terminal, 2 is a power supply voltage terminal, 3 is an output terminal, 4 is a ground terminal, 5, 6, 9, and 1.
0, 11 are NPN transistors, 7, 8, 12 are PNP transistors
Transistors, 13, 14, 15 are current sources, 16, 17,
Is an emitter resistor, 18 is a discharge resistor, 19 and 20 are load resistors, 21 and 22 are bias resistors, and 23 is a peak hold capacitor.
【0003】通常受信時、入力端子1に図4(a)に示
すような負極性の複合映像信号が入力されると、PNP
トランジスタ7,8で構成されるミラー回路を介して負
荷抵抗19に図4(b)の実線のような正パルスが現わ
れる。At the time of normal reception, when a negative composite video signal as shown in FIG.
A positive pulse as shown by the solid line in FIG. 4B appears in the load resistor 19 via the mirror circuit composed of the transistors 7 and 8.
【0004】一方、トランジスタ9のエミッタと接地端
子間には、ピークホールド用コンデンサ23および放電
用抵抗18が挿入されている。このため複合映像信号の
同期期間、ピークホールドが行われ、映像期間では放電
用抵抗18による放電が行われる。その結果、トランジ
スタ11のベースには、トランジスタ12、および抵抗
22,21で電位調整された図4(b)の一点鎖線のよ
うな鋸歯状波が発生する。On the other hand, a peak hold capacitor 23 and a discharge resistor 18 are inserted between the emitter of the transistor 9 and the ground terminal. Therefore, peak hold is performed during the synchronization period of the composite video signal, and discharge is performed by the discharge resistor 18 during the video period. As a result, a saw-tooth wave like the one-dot chain line in FIG. 4B whose potential is adjusted by the transistor 12 and the resistors 22 and 21 is generated at the base of the transistor 11.
【0005】図4(b)に実線と一点鎖線で示すそれぞ
れの波形が電圧比較され、出力端子3に図4(c)に示
すような同期分離出力が得られる。The respective waveforms shown by the solid line and the dashed line in FIG. 4 (b) are compared with each other in voltage, and a sync separation output as shown in FIG.
【0006】[0006]
【発明が解決しようとする課題】図3に示す従来の同期
分離装置において、電界強度が非常に弱いとき、入力端
子1には、図4(d)に示すような雑音成分の多い波形
が入力される。さらに何らかの要因で同期パルスレベル
が通常レベルに比べて低い場合が起こりうる。この時、
負荷抵抗19には、ノイズ成分を含み、出力振幅の異な
る図4(e)の実線のような正パルスが発生する。In the conventional synchronous separation device shown in FIG. 3, when the electric field strength is very weak, a waveform having a large noise component as shown in FIG. Is done. Further, there may be a case where the synchronization pulse level is lower than the normal level for some reason. At this time,
The load resistor 19 generates a positive pulse including a noise component and having a different output amplitude as shown by a solid line in FIG.
【0007】この場合、トランジスタ11ベースの基準
電圧{ΔV1≒V1〔1−R21/(R 21+R22)〕}は、
図4(f)に示すように同期分離出力のノイズレベルに
影響をおよぼす。In this case, the reference based on the transistor 11
Voltage {ΔV1≒ V1[1-Rtwenty one/ (R twenty one+ Rtwenty two)]}
As shown in FIG. 4F, the noise level of the sync separation output is
Have an effect.
【0008】また、ピークホールド用コンデンサ23,
放電用抵抗18で決まる放電時定数(τ1=C23×
R18)が小さいと、同期パルスレベルが低いとき、図4
(e)から明らかなように、同期レベルが検出できない
ことがある。したがって、安定した同期分離信号を得よ
うとすると、抵抗22,21による基準電圧の設定、お
よびピークホールド用コンデンサ23,放電用抵抗18
による時定数の決定が非常に重要で、その最適値を求め
るのがきわめて困難であった。The peak hold capacitor 23,
The discharge time constant determined by the discharge resistor 18 (τ 1 = C 23 ×
R 18 ) is small, and when the synchronization pulse level is low, FIG.
As is clear from (e), the synchronization level may not be detected. Therefore, in order to obtain a stable synchronization separation signal, the reference voltage is set by the resistors 22 and 21, and the peak hold capacitor 23 and the discharge resistor 18 are used.
Is very important to determine the time constant, and it is extremely difficult to find the optimum value.
【0009】本発明は上記課題を解決する同期分離装置
を提供するものである。[0009] The present invention provides a synchronization separating apparatus which solves the above-mentioned problems.
【0010】[0010]
【課題を解決するための手段】この目的を達成するため
に本発明の同期分離装置は、入力端子対の一端に複合映
像信号を入力して他端に与えられる信号電圧との差を増
幅した信号を出力端子から取り出す第1の差動増幅回路
と、第1の差動増幅回路の出力端子の信号を入力して所
定の放電時定数で保持した信号を出力端子に取り出して
第1の差動増幅回路の前記他端に入力する第1の信号保
持回路と、前記第1の信号保持回路の前記出力端子の信
号を入力して電圧分割した信号を出力端子に出力する第
1の電圧分割回路と、入力端子対の一端に第1の差動増
幅回路の前記出力端子の信号を入力し、他端には前記第
1の電圧分割回路の出力端子の信号を入力して前記入力
端子対に与えられる信号の電圧差に応じた信号を出力端
子に出力する第2の差動増幅回路とを備え、第2の差動
増幅回路の出力端子から同期分離された信号を取り出す
第1の同期分離回路と、 前記第1の差動増幅回路の出力
端子の信号を入力して前記第1の信号保持回路の放電時
定数よりも大きな値の放電時定数で保持した信号を出力
端子から取り出す第2の信号保持回路と、前記第2の信
号保持回路の出力端子の信号を入力して電圧分割した信
号を出力端子に取り出す第2の電圧分割回路と、入力端
子対の一端に前記第1の差動増幅回路の出力端子の信号
を入力し、他端に前記第2の電圧分割回路の出力端子の
信号を入力して前記入力端子対に与えられる信号の電圧
差に応じた信号を出力端子から取り出す第3の差動増幅
回路とを備え、第3の差動増幅回路の出力端子から同期
分離された信号を取り出す第2の同期分離回路と、 第1
および第2の同期分離回路の出力端子の信号を入力端子
対に個々に入力して最小値信号若しくは最大値信号を出
力端子に取り出す論理和回路とを備え、 前記論理和回路
の出力端子の信号を同期分離信号とすることを特徴とす
るものである。In order to achieve the above object, the present invention provides a synchronizing / separating apparatus comprising :
Input image signal and increase the difference from the signal voltage applied to the other end.
First differential amplifier circuit for extracting a width signal from an output terminal
And the signal of the output terminal of the first differential amplifier circuit
Extract the signal held at the constant discharge time constant to the output terminal
A first signal storage input to the other end of the first differential amplifier circuit
And a signal at the output terminal of the first signal holding circuit.
Signal and output the voltage-divided signal to the output terminal.
1 voltage dividing circuit and a first differential amplifier at one end of the input terminal pair.
The signal of the output terminal of the width circuit is input, and the other
1. A signal at an output terminal of the voltage dividing circuit of
Outputs a signal corresponding to the voltage difference between the signals applied to the terminal pair.
And a second differential amplifier circuit for outputting to the second differential amplifier.
Extract the signal separated from the output terminal of the amplifier circuit
A first sync separation circuit and an output of the first differential amplifier circuit
When the signal of the terminal is input and the first signal holding circuit is discharged.
Outputs a signal held with a discharge time constant larger than the constant
A second signal holding circuit for extracting the signal from the terminal;
Signal from the output terminal of the signal holding circuit
A second voltage dividing circuit for extracting a signal to an output terminal;
A signal at an output terminal of the first differential amplifier circuit at one end of the slave pair;
And the other end of the output terminal of the second voltage division circuit
The voltage of the signal that is input to the input terminal pair when a signal is input
Third differential amplifier for extracting a signal corresponding to the difference from an output terminal
From the output terminal of the third differential amplifier circuit.
A second sync separator to take out the separated signals, first
And a signal at the output terminal of the second sync separation circuit
Input each pair individually to output the minimum value signal or maximum value signal.
And a logical sum circuit for taking out the force terminal, the OR circuit
Characterized in that the signal at the output terminal of
It is those that.
【0011】[0011]
【作用】この構成によると、第1および第2の同期分離
回路の放電時定数を適当に選ぶことにより、弱電界時に
おいてもノイズ成分が少なく、また、同期期間の入力レ
ベル変動に対しても同期信号の検出が可能で、安定した
同期信号を得ることができる。According to this configuration, by appropriately selecting the discharge time constants of the first and second synchronization separation circuits, the noise component is small even in the weak electric field, and the input level fluctuation during the synchronization period is suppressed. The synchronization signal can be detected, and a stable synchronization signal can be obtained.
【0012】[0012]
【実施例】図1は本発明の一実施例における同期信号分
離装置を示すものである。図2は図1の各部の信号波形
である。図1と図2において、図3,図4と同一の部分
には同じ番号を付与している。FIG. 1 shows a synchronizing signal separating apparatus according to an embodiment of the present invention. FIG. 2 is a signal waveform of each part in FIG. 1 and 2, the same parts as those in FIGS. 3 and 4 are given the same numbers.
【0013】図1においては、図3と同一番号を付した
素子で第1の同期分離回路を構成している。そして、ト
ランジスタ24,25,26,27、ピークホールド用
コンデンサ30、放電用抵抗31、定電流源28,2
9、抵抗32,33,34で第2の同期分離回路を構成
している。トランジスタ35,36と定電流源37で論
理和回路を構成している。38は出力端子である。In FIG. 1, elements having the same reference numerals as in FIG. 3 constitute a first synchronization separation circuit. The transistors 24, 25, 26, and 27, the capacitor 30 for peak hold, the resistor 31 for discharge, and the constant current sources 28 and 2
9. The second sync separation circuit is constituted by the resistors 32, 33 and 34. The transistors 35 and 36 and the constant current source 37 constitute an OR circuit. 38 is an output terminal.
【0014】以上のように構成された本実施例の同期分
離装置について、以下その動作を説明する。The operation of the thus-configured synchronization separating apparatus of the present embodiment will be described below.
【0015】第1の同期分離回路と同様に、第2の同期
分離回路においても、負荷抵抗19に出力される信号の
同期期間はピークホールド用コンデンサ30でピークホ
ールドされ、映像期間では抵抗31によって放電する。
その結果、トランジスタ26のベースには、トランジス
タ27、および抵抗34,33で電位調整された鋸歯状
波が印加される。第1の同期分離出力をトランジスタ1
0のコレクタより、第2の同期分離出力をトランジスタ
25のコレクタよりそれぞれ取り出し、論理和回路であ
るトランジスタ35,36のベースにそれぞれ印加し、
出力端子38より最終的な同期分離信号を出力する。Similarly to the first synchronization separation circuit, in the second synchronization separation circuit as well, the synchronization period of the signal output to the load resistor 19 is peak-held by the peak-hold capacitor 30, and during the video period, the resistor 31 is used. Discharge.
As a result, a sawtooth wave whose potential is adjusted by the transistor 27 and the resistors 34 and 33 is applied to the base of the transistor 26. The first sync separation output is connected to transistor 1
0, the second sync separation output is taken out from the collector of the transistor 25 and applied to the bases of the transistors 35 and 36, respectively, which are OR circuits.
The final sync separation signal is output from the output terminal 38.
【0016】以上が一般的な信号の流れであるが、ここ
で、図2(a)に示すような雑音成分の多い入力信号が
図1の入力端子1に印加された場合を考える。この場
合、従来と同様にトランジスタ10,25のベースには
図2の(b)に示すような同期信号が印加され、トラン
ジスタ11のベースには同期信号の尖端よりΔV1≒V1
〔1−R22/(R21+R22)〕だけ低く、時定数τ1で
放電する信号が加えられる。そして差動アンプを構成す
るトランジスタ10,11のコレクタには図2(c)の
ような波形が得られる。ΔV1の設定にも依存するが、
同期パルス期間内には、ノイズ成分が含まれる。また、
同期パルスレベルが変動し、レベルが下がった場合にお
いても、放電によって、トランジスタ11の比較電圧が
下がるため、同期パルスが図2(c)のように出力され
る。The general signal flow has been described above. Here, it is assumed that an input signal having a large noise component as shown in FIG. 2A is applied to the input terminal 1 in FIG. In this case, as in the prior art, a synchronization signal as shown in FIG. 2B is applied to the bases of the transistors 10 and 25, and ΔV 1 ≒ V 1 is applied to the base of the transistor 11 from the tip of the synchronization signal.
A signal which is lower by [1−R 22 / (R 21 + R 22 )] and discharges with a time constant τ 1 is added. A waveform as shown in FIG. 2C is obtained at the collectors of the transistors 10 and 11 constituting the differential amplifier. Although it depends on the setting of the ΔV 1,
A noise component is included in the synchronization pulse period. Also,
Even when the synchronization pulse level fluctuates and drops, the comparison voltage of the transistor 11 is reduced by the discharge, so that the synchronization pulse is output as shown in FIG.
【0017】一方、トランジスタ26のベースには、次
の電圧が現われる。 ΔV2≒V1〔1−R34/(R33+R34)〕>ΔV1 この電圧ΔV2を、図2(b)のようにノイズ成分を検
出しないレベルに設定し、また、放電用抵抗31,ピー
クホールド用コンデンサ30の時定数τ2を第1の同期
分離回路の時定数τ1より大きくしておく。この時の出
力パルスは、図2(d)のように同期パルス期間にノイ
ズは含まれないが、図2(a)のような同期レベルの低
い信号に対しては検出されないことがある。On the other hand, the following voltage appears at the base of the transistor 26. ΔV 2 ≒ V 1 [1-R 34 / (R 33 + R 34 )]> ΔV 1 This voltage ΔV 2 is set to a level at which a noise component is not detected as shown in FIG. 31, the time constant τ 2 of the peak hold capacitor 30 is set to be larger than the time constant τ 1 of the first synchronization separation circuit. The output pulse at this time does not include noise during the synchronization pulse period as shown in FIG. 2D, but may not be detected for a signal having a low synchronization level as shown in FIG.
【0018】次に、この図2(c),図2(d)の出力
信号をトランジスタ35,36のベースにそれぞれ入力
すると、電位の低い側の信号が出力され、図2(e)の
ように、ノイズ成分がなく、同期信号の検出もれのな
い、同期分離信号が得られる。Next, when the output signals shown in FIGS. 2C and 2D are respectively input to the bases of the transistors 35 and 36, a signal having a lower potential is output, as shown in FIG. 2E. In addition, a sync separated signal having no noise component and no missing sync signal can be obtained.
【0019】[0019]
【発明の効果】以上のように本発明は、第1,第2の同
期分離回路を備え、第1,第2の同期分離出力の論理和
をとって出力する同期分離装置であり、電界強度の弱い
電波を受信する場合においても、ノイズのない同期分離
信号が得られる。また、同期レベルの低い入力信号に対
しても十分な検出能力を持ち、安定した同期分離信号の
分離ができる。As described above, the present invention relates to a synchronous separating apparatus which includes first and second synchronous separating circuits and outputs the logical sum of the first and second synchronous separating outputs. Even when a weak radio wave is received, a sync separation signal without noise can be obtained. Further, it has a sufficient detection capability even for an input signal having a low synchronization level, and can stably separate a synchronization separation signal.
【図1】本発明の一実施例における同期分離装置の回路
図FIG. 1 is a circuit diagram of a synchronization separation device according to an embodiment of the present invention.
【図2】本発明の一実施例における同期分離装置の各部
の信号波形図FIG. 2 is a signal waveform diagram of each part of the synchronization separation device according to one embodiment of the present invention.
【図3】従来の同期分離装置の回路図FIG. 3 is a circuit diagram of a conventional synchronous separation device.
【図4】従来の同期分離装置の各部信号波形図FIG. 4 is a signal waveform diagram of each part of the conventional synchronous separation device.
1 入力端子 2 電源端子 4 接地端子 5〜23 第1の同期分離回路を構成する素子 24〜34 第2の同期分離回路を構成する素子 35〜37 論理和回路を構成する素子 38 出力端子 REFERENCE SIGNS LIST 1 input terminal 2 power supply terminal 4 ground terminal 5 to 23 element forming first synchronization separation circuit 24 to 34 element forming second synchronization separation circuit 35 to 37 element forming OR circuit 38 output terminal
フロントページの続き (56)参考文献 特開 平3−72784(JP,A) 特開 昭54−81724(JP,A) 特開 昭49−46624(JP,A) 特開 昭55−34382(JP,A) 特開 平2−306773(JP,A) 実開 昭57−128272(JP,U) 実開 昭61−23769(JP,U) (58)調査した分野(Int.Cl.7,DB名) H04N 5/08 Continuation of front page (56) References JP-A-3-72784 (JP, A) JP-A-54-81724 (JP, A) JP-A-49-46624 (JP, A) JP-A-55-34382 (JP, A) JP-A-2-306773 (JP, A) JP-A-57-128272 (JP, U) JP-A-61-23769 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB (Name) H04N 5/08
Claims (1)
して他端に与えられる信号電圧との差を増幅した信号を
出力端子から取り出す第1の差動増幅回路と、第1の差
動増幅回路の出力端子の信号を入力して所定の放電時定
数で保持した信号を出力端子に取り出して第1の差動増
幅回路の前記他端に入力する第1の信号保持回路と、前
記第1の信号保持回路の前記出力端子の信号を入力して
電圧分割した信号を出力端子に出力する第1の電圧分割
回路と、入力端子対の一端に第1の差動増幅回路の前記
出力端子の信号を入力し、他端には前記第1の電圧分割
回路の出力端子の信号を入力して前記入力端子対に与え
られる信号の電圧差に応じた信号を出力端子に出力する
第2の差動増幅回路とを備え、第2の差動増幅回路の出
力端子から同期分離された信号を取り出す第1の同期分
離回路と、 前記第1の差動増幅回路の出力端子の信号を入力して前
記第1の信号保持回路の放電時定数よりも大きな値の放
電時定数で保持した信号を出力端子から取り出す第2の
信号保持回路と、前記第2の信号保持回路の出力端子の
信号を入力して電圧分割した信号を出力端子に取り出す
第2の電圧分割回路と、入力端子対の一端に前記第1の
差動増幅回路の出力端子の信号を入力し、他端に前記第
2の電圧分割回路の出力端子の信号を入力して前記入力
端子対に与えられる信号の電圧差に応じた信号を出力端
子から取り出す第3の差動増幅回路とを備え、第3の差
動増幅回路の出力端子から同期分離された信号を取り出
す第2の同期分離回路と、第1および第2の同期分離回路の出力端子の信号を入力
端子対に個々に入力して最小値信号若しくは最大値信号
を出力端子に取り出す論理和回路とを備え、 前記論理和回路の出力端子の信号を同期分離信号とする
ことを特徴と する同期分離装置。A composite video signal is input to one end of an input terminal pair.
And amplifies the difference between the signal voltage given to the other end and the signal
A first differential amplifier circuit extracted from the output terminal;
Input the signal of the output terminal of the dynamic amplifier circuit and determine the predetermined discharge time
The signal held by the number is taken out to the output terminal and the first differential
A first signal holding circuit input to the other end of the width circuit;
Inputting the signal of the output terminal of the first signal holding circuit;
First voltage division for outputting a voltage-divided signal to an output terminal
And a first differential amplifier circuit at one end of the input terminal pair.
The signal of the output terminal is input, and the other end is connected to the first voltage divider.
A signal at an output terminal of the circuit is input and given to the input terminal pair.
Output to the output terminal according to the voltage difference of the received signal
A second differential amplifier circuit, and an output of the second differential amplifier circuit.
A first synchronization separation circuit for extracting a signal separated in synchronization from the input terminal, and a signal input to an output terminal of the first differential amplifier circuit, and
Discharge of a value larger than the discharge time constant of the first signal holding circuit.
A second method of extracting a signal held by the electric time constant from an output terminal
A signal holding circuit and an output terminal of the second signal holding circuit.
Input signal and take out voltage-divided signal to output terminal
A second voltage dividing circuit and the first terminal connected to one end of the input terminal pair;
The signal of the output terminal of the differential amplifier circuit is input, and the other end is connected to the other end.
Inputting the signal of the output terminal of the second voltage dividing circuit
Outputs a signal corresponding to the voltage difference between the signals applied to the terminal pair.
And a third differential amplifier circuit for extracting the third differential amplifier circuit.
Extracts the signal separated synchronously from the output terminal of the dynamic amplifier
A second synchronization separation circuit, and a signal at an output terminal of the first and second synchronization separation circuits
Minimum value signal or maximum value signal input individually to terminal pairs
And an OR circuit for extracting the signal to an output terminal, and a signal at an output terminal of the OR circuit is used as a synchronization separation signal.
A synchronization separation device characterized by the above-mentioned.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP3247271A JP3030971B2 (en) | 1991-09-26 | 1991-09-26 | Synchronous separation device |
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JP3247271A JP3030971B2 (en) | 1991-09-26 | 1991-09-26 | Synchronous separation device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06268889A JPH06268889A (en) | 1994-09-22 |
JP3030971B2 true JP3030971B2 (en) | 2000-04-10 |
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