KR890001356Y1 - Integrated circuit of digital synchroning signal - Google Patents
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Description
제1도는 본 고안의 집적회로의 블럭도.1 is a block diagram of an integrated circuit of the present invention.
제2도는 본 고안의 구체 회로도.2 is a specific circuit diagram of the present invention.
제3도는 본 고안에 따른 제2도의 구체 회로도의 각부의 동작 파형도.3 is an operational waveform diagram of each part of the specific circuit diagram of FIG. 2 according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1 : 증폭기 2 : 공진회로1 amplifier 2 resonant circuit
3 : 비교전압 발생회로 4 : 비교기3: comparison voltage generation circuit 4: comparator
5 : 드라이브 회로5: drive circuit
본 고안은 합성 비디오 신호중의 디지탈 동기신호를 검출해 낼 수 있는 집적회로에 관한 것이다.The present invention relates to an integrated circuit capable of detecting a digital synchronization signal in a composite video signal.
합성 비디오 신호중 특별한 정보처리를 위해 디지탈 정보가 실려올 때는 이 정보처리를 위한 기본 클럭신호의 동기를 위해 특정한 주파수로 된 디지탈 동기신호가 실려서 들어오게 된다.When digital information is loaded for special information processing of the composite video signal, a digital synchronization signal of a specific frequency is loaded to synchronize the basic clock signal for this information processing.
따라서 본 고안의 목적은 다른 정보신호와 함께 비디오신호 기간중 일정한 기간에 섞여 들어오는 디지탈 동기신호를 정확하게 구별해 낼 수 있는 집적회로를 제공함에 있다.Accordingly, an object of the present invention is to provide an integrated circuit capable of accurately distinguishing digital synchronization signals that are mixed in a certain period of a video signal period together with other information signals.
이하 도면을 참조하여 본 고안을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 고안에 따른 디지탈 동기 분리회로의 블럭도로서 증폭회로(1), 공진회로(2), 비교전압 발생회로(3), 비교기(4) 및 드라이블 회로(5)로 구성된다.FIG. 1 is a block diagram of a digital synchronous separation circuit according to the present invention, and includes an amplifier circuit 1, a resonance circuit 2, a comparison voltage generator circuit 3, a comparator 4 and a drive circuit 5. As shown in FIG.
합성 비디오신호(a)가 증폭회로(1)로 입력이되면 전압 증폭을 하게 되며, 이 증폭된 전압은 상기 증폭회로(1)의 부하로 되어 있는 공진회로(2)에 입력되어 상기 합성 비디오신호(a)중의 디지탈 동기 신호의 주파수로 공진을 하고 증폭된다.When the composite video signal a is input to the amplifying circuit 1, voltage amplification is performed, and the amplified voltage is input to the resonant circuit 2 serving as a load of the amplifying circuit 1, thereby producing the composite video signal. The resonance is amplified by the frequency of the digital synchronization signal in (a).
이 공진회로(2)로 부터의 공진 출력전압과 비교전압발생회로(3)의 출력 전압인 비교전압이 비교기(4)에 입력되며 전압 비교를 함으로서 디지탈 동기신호만이 상기 비교기(4)로 부터 출력되고 드라이브회로(5)에 입력하여 필요한 적정 레벨의 전압값으로 상기 디지탈 동기신호가 출력하게 된다.The resonant output voltage from the resonant circuit 2 and the comparison voltage, which is the output voltage of the comparison voltage generating circuit 3, are input to the comparator 4, and only the digital synchronous signal from the comparator 4 is compared. The digital synchronizing signal is outputted and input to the drive circuit 5 to output the digital synchronizing signal at a necessary level of voltage.
제2도는 제1도의 블럭도의 구체회로도로서 도면중 Q1-Q13은 트랜지스터 R-R12는 저항, C1-C3는 캐패시터, L은 인덕터, Vcc는 전원전압, VBB는 TTL레벨 출력을 내기 위한 5볼트의 전원전압이다.2 is a detailed circuit diagram of the block diagram of FIG. 1 , where Q 1- Q 13 is a transistor RR 12 is a resistor, C 1 -C 3 is a capacitor, L is an inductor, Vcc is a supply voltage, and V BB is a TTL level output. It is a 5 volt power supply voltage.
이중 캐패시티 C1-C3와 저항R12, 인덕터 L은 외부소자이다.Dual capacitance C 1 -C 3 , resistor R 12 and inductor L are external devices.
상술한 제1도의 블럭도중 증폭회로(1)는 제2도의 트랜지스터Q1-Q5와 저항R1-R3및 캐패시터 C1부분에 대응하며, 공진회로(2)는 캐패시터 C2와 인덕터 L의 병렬회로에 대응하며, 비교전압 발생회로(3)는 저항 R6과 R7의 구성부분에 대응하고, 비교기(4)는 캐패시터 C3와 트랜지스터 Q6-Q8과 저항 R4및 R5의 구성부분에 대응하고, 드라이브회로(5)는 트랜지스터 Q11-Q13및 저항 R9-R12로 구성된 부분에 각각 대응한다.The amplifying circuit 1 in the block diagram of FIG. 1 described above corresponds to the transistors Q 1 -Q 5 , resistors R 1 -R 3, and capacitor C 1 in FIG. 2, and the resonant circuit 2 includes the capacitor C 2 and the inductor L. And the comparison voltage generating circuit 3 corresponds to the components of the resistors R 6 and R 7 , and the comparator 4 comprises the capacitors C 3 and transistors Q 6 -Q 8 and the resistors R 4 and R 5. And the drive circuit 5 respectively correspond to a portion composed of transistors Q 11 -Q 13 and resistors R 9 -R 12 .
제3도(a)-(d)는 본 고안에 따른 제2도의 구체회로도의 각 부분의 파형도로서 도면중 시간 T1은 동기시간, T2는 버어스트 신호시간, T3는 디지탈 동기신호 기간으로 특정 주파수의 구형파로 구성되 있다.3 (a)-(d) are waveform diagrams of respective parts of the concrete circuit diagram of FIG. 2 according to the present invention, wherein time T 1 is a synchronization time, T 2 is a burst signal time, and T 3 is a digital synchronization signal. It consists of square waves of a certain frequency.
또한 T4는 디지탈 정보가 들어 있는 시간이다.T 4 is also the time that digital information is contained.
이하 본 고안에 따른 제2도의 구체회로도를 제3도(a) - (d)의 파형도를 참조하여 상세히 설명한다.Hereinafter, a detailed circuit diagram of FIG. 2 according to the present invention will be described in detail with reference to the waveform diagrams of FIGS. 3A to 3D.
제3도(a)에 도시한 합성비디오 신호(a)가 입력단자 I로 증폭회로(1)의 결합 캐패시터 C1을 통해 트랜지스터 Q1의 베이스로 입력하면 상기 합성 비디오신호(a)가 동상으로 트랜지스터 Q2의 베이스로 입력되고 트랜지스터 Q2로 증폭되어 트랜지스터 Q2의 콜렉터에 출력하고 공진회로(2)로 입력된다.When the composite video signal a shown in FIG. 3 (a) is input to the input terminal I through the coupling capacitor C 1 of the amplifying circuit 1 to the base of the transistor Q 1 , the composite video signal a is in phase. is input to the transistor Q 2, the base is amplified by the transistor Q 2 is outputted to the collector of the transistor Q 2 and the input by (2) a resonance circuit.
여기서 트랜지스터 Q3, Q4, Q5는 정전류 회로가 되며, 트랜지스터 Q3및 Q4는 각각 트랜지스터 Q1및 Q2의능동부하의 역할을 하게 된다.Here, the transistors Q 3 , Q 4 , and Q 5 become constant current circuits, and the transistors Q 3 and Q 4 serve as active loads of the transistors Q 1 and Q 2 , respectively.
한편 공진회로(2)는 상기 증폭회로(1)의 부하가 되기도 한다. 따라서 상기 합성영상신호(a)는 디지탈 동기신호의 주파수에서 공진하도록 캐패시터 C2와 인덕터 L로 구성된 공진회로(2)에서 공진되고 증폭되서 제3도(b)의 b와 같은 신호가 중간전압(e)에 실려 출력하게 된다.The resonant circuit 2 may also be a load of the amplification circuit 1. Therefore, the composite image signal a is resonated and amplified in the resonant circuit 2 composed of the capacitor C 2 and the inductor L so as to resonate at the frequency of the digital synchronization signal, so that a signal such as b in FIG. e) will be printed.
이때의 중간전압 e는 전원전압 Vcc가 되게 된다.At this time, the intermediate voltage e becomes the power supply voltage Vcc.
이와같이 디지탈 동기신호의 주파수로 공진된 제4도(b)의 신호b는 비교기(4)의 결합 캐패시터 C3를 통해 트랜지스터 Q6의 베이스로 상기 신호(b)의 반전된 신호로 입력된다.As such, the signal b of FIG. 4 (b) resonated at the frequency of the digital synchronization signal is input as the inverted signal of the signal b to the base of the transistor Q 6 through the coupling capacitor C 3 of the comparator 4.
이때 저항 R4-R7은 모두 같은 저항값을 가지므로 트랜지스터 Q6의 베이스에서 중간전압 e는가 된다.In this case, since the resistors R 4 -R 7 all have the same resistance value, the intermediate voltage e at the base of the transistor Q 6 Becomes
또한 비교전압 발생회로(3)의 저항 R6과 R7도 같은 값을 갖는 저항이므로 비교기(4)의 트랜지스터 Q7의 베이스에 입력하는 전압은의 일정값이 된다.In addition, since the resistors R 6 and R 7 of the comparison voltage generating circuit 3 have the same values, the voltage input to the base of the transistor Q 7 of the comparator 4 is Is a constant value.
이때 드라이브회로(5)의 트랜지스터 Q11의 베이스전압은 최대일때 트랜지스터 Q12로 이루어진 제너전압과 트랜지스터 Q11, Q13으로 이루어진 두개의 베이스에미터 전압의 합이 되고 트랜지스터 Q13은“온”이 되고 출력단자 O에는 로우상태가 된다.At this time, the base voltage of the transistor Q 11 of the drive circuit 5 is the sum of the zener voltage consisting of the transistor Q 12 and the two base emitter voltages consisting of the transistors Q 11 and Q 13 , and the transistor Q 13 is turned on. And the output terminal O goes low.
따라서 이때 트랜지스터 Q11을 통해 과전류가 흐르는 것을 방지하기 위해 저항 R7을 보호저항으로 사용하고 트랜지스터 Q10전류 소오스를 사용하여 트랜지스터 Q11의 베이스전압을 제3도(c)의 f의 크기로 하기 위해 저항 R8을 통해 전류를 흘려준다. 따라서 트랜지스터 Q12가 포화가 되는 것을 방지해 준다.Therefore, at this time, in order to prevent the overcurrent flowing through the transistor Q 11 , the resistor R 7 is used as a protection resistor and the base voltage of the transistor Q 11 is set to the magnitude of f in FIG. 3 (c) using the transistor Q 10 current source. to give flowing a current through a resistor R 8. This prevents transistor Q 12 from becoming saturated.
따라서 트랜지스터 Q11의 베이스로 입력하는 제3도(b)의 b신호의 반전된 신호는 비교기(4)의 트랜지스터Q6과 Q7의 작동에 의해 트랜지스터 Q6의 베이스 입력전압이 트랜지스터 Q7의 베이스 입력 전압보다 작을 때에는 트랜지스터 Q11의 베이스전압은 제3도(c)의 5전압이 되게 되고, 그 반대일 때는 C의 파형이 트랜지스터 Q11의 베이스에 나타난다.Therefore, the transistor Q an inverted signal of the b signal in FIG. 3 (b) entering into the 11 base includes a comparator 4, the transistors Q 6 and transistors by the operation of the Q 7 Q 6 base input voltage of the transistor Q 7 of the base voltage of transistor Q 11, when the base is less than the input voltage is presented a fifth voltage of the third degree (c), and vice versa when the waveform of C appear in the transistor Q 11 of the base.
따라서 트랜지스터 Q11의 베이스로 입력하는 동기신호의 파형은 제3도(c)의 c와 같이 상부의 신호는 f전압이상이 제거되고 하부만이 나오게 된다.Therefore, in the waveform of the synchronization signal input to the base of the transistor Q 11 , as shown in c of FIG.
즉, c신호가 f신호일때는 트랜지스터 Q11, Q12및 Q13을“온”시키고 f신호이하일때는 트랜지스터 Q11, Q12및 Q13이“오프”되어 제3도(d)의 신호 d를 얻게되는데 이 신호가 바로 디지탈 동기신호이다.That is, when the c signal is the f signal, the transistors Q 11 , Q 12, and Q 13 are "on", and when the f signal is less than or equal to the f signal, the transistors Q 11 , Q 12, and Q 13 are "off", so that the signal d of FIG. This signal is the digital sync signal.
이때 R10과 R11은 스위칭 동작에 의한 축적전하를 방전시켜 스위칭 동작을 빠르게 하기 위한 것이다.At this time, R 10 and R 11 is to accelerate the switching operation by discharging the accumulated charges by the switching operation.
또한 트랜지스터 Q8, Q9, Q10은 정전류 회로가 된다.In addition, the transistors Q 8 , Q 9 and Q 10 become constant current circuits.
따라서 본 고안의 집적회로내부에는 주파수 특성이 좋지 않는 PHP 트랜지스터를 사용하지 않으므로서 높은 주파수의 디지탈 동기신호도 안정되게 출력시킬 수 있게 되는 이점이 있다.Therefore, the integrated circuit of the present invention has an advantage of stably outputting a high frequency digital synchronization signal without using a PHP transistor having poor frequency characteristics.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019850009082U KR890001356Y1 (en) | 1985-07-19 | 1985-07-19 | Integrated circuit of digital synchroning signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019850009082U KR890001356Y1 (en) | 1985-07-19 | 1985-07-19 | Integrated circuit of digital synchroning signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR870003051U KR870003051U (en) | 1987-03-19 |
| KR890001356Y1 true KR890001356Y1 (en) | 1989-03-31 |
Family
ID=19243966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019850009082U KR890001356Y1 (en) | 1985-07-19 | 1985-07-19 | Integrated circuit of digital synchroning signal |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR890001356Y1 (en) |
-
1985
- 1985-07-19 KR KR2019850009082U patent/KR890001356Y1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR870003051U (en) | 1987-03-19 |
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