JPH0456456B2 - - Google Patents
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- JPH0456456B2 JPH0456456B2 JP54074134A JP7413479A JPH0456456B2 JP H0456456 B2 JPH0456456 B2 JP H0456456B2 JP 54074134 A JP54074134 A JP 54074134A JP 7413479 A JP7413479 A JP 7413479A JP H0456456 B2 JPH0456456 B2 JP H0456456B2
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 34
- 229920005591 polysilicon Polymers 0.000 claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 19
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- 238000000034 method Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路の直接コンタクト
工程に用いて好適な半導体装置の製造方法に関す
るものである。
工程に用いて好適な半導体装置の製造方法に関す
るものである。
従来、MOS集積回路の直接コンタクト工程に
は次のような方法が用いられていた。すなわち、
先ずゲート酸化膜の一部を写真製版技術によつて
除去し、次にポリシリコンを形成してからリン等
の不純物を熱拡散する。この熱拡散によつてポリ
シリコンを所望の抵抗値にすると同時に、ポリシ
リコン中を通過した不純物をポリシリコン下の半
導体基板中に拡散させて半導体基板とポリシリコ
ンとを電気的に良好に接続させるとともに、隣接
して形成されるソース・ドレイン領域と一体化す
る直接コンタクト領域を形成して、これにより、
ソース・ドレイン領域からポリシリコンを用いた
配線を可能にしていた。
は次のような方法が用いられていた。すなわち、
先ずゲート酸化膜の一部を写真製版技術によつて
除去し、次にポリシリコンを形成してからリン等
の不純物を熱拡散する。この熱拡散によつてポリ
シリコンを所望の抵抗値にすると同時に、ポリシ
リコン中を通過した不純物をポリシリコン下の半
導体基板中に拡散させて半導体基板とポリシリコ
ンとを電気的に良好に接続させるとともに、隣接
して形成されるソース・ドレイン領域と一体化す
る直接コンタクト領域を形成して、これにより、
ソース・ドレイン領域からポリシリコンを用いた
配線を可能にしていた。
しかし、種々の要求からポリシリコンを高抵抗
負荷等に用いる場合、前記のような不純物の熱拡
散では所望の抵抗値を得ることが難しい。このた
め、このような場合には不純物をイオン注入させ
て所望の抵抗値を得ていたが、この方法によると
半導体基板とポリシリコンの電気的な接続特性が
悪くなつてしまうので、直接コンタクトの接合の
周辺だけ写真製版技術を用いて別個に不純物の熱
拡散を行ない満足する電気的特性を得ていた。し
かし、これだと工程が二重になつて複雑になり生
産性がよくないという問題があつた。
負荷等に用いる場合、前記のような不純物の熱拡
散では所望の抵抗値を得ることが難しい。このた
め、このような場合には不純物をイオン注入させ
て所望の抵抗値を得ていたが、この方法によると
半導体基板とポリシリコンの電気的な接続特性が
悪くなつてしまうので、直接コンタクトの接合の
周辺だけ写真製版技術を用いて別個に不純物の熱
拡散を行ない満足する電気的特性を得ていた。し
かし、これだと工程が二重になつて複雑になり生
産性がよくないという問題があつた。
この発明はこのような従来の問題点を解決する
ためになされたもので、その目的とするところ
は、簡単な製造工程により、イオン注入ポリシリ
コンにおいても電気的特性の良好な接続が得ら
れ、かつ、所望の高抵抗のポリシリコンを有する
半導体装置の製造方法を提供することにある。
ためになされたもので、その目的とするところ
は、簡単な製造工程により、イオン注入ポリシリ
コンにおいても電気的特性の良好な接続が得ら
れ、かつ、所望の高抵抗のポリシリコンを有する
半導体装置の製造方法を提供することにある。
このような目的を達成するために、この発明
は、半導体基板上のソース・ドレイン領域に隣接
する所定領域に不純物をソース・ドレイン領域へ
の注入とは別個にイオン注入して注入層を形成
し、その後この表面にポリシリコン膜を形成して
から熱処理を行ない、注入層からポリシリコン膜
に不純物を逆拡散させるとともに、該部に接合部
を生じさせてソース・ドレイン領域に隣接して一
連に繋がる直接コンタクト領域を形成するように
したものである。
は、半導体基板上のソース・ドレイン領域に隣接
する所定領域に不純物をソース・ドレイン領域へ
の注入とは別個にイオン注入して注入層を形成
し、その後この表面にポリシリコン膜を形成して
から熱処理を行ない、注入層からポリシリコン膜
に不純物を逆拡散させるとともに、該部に接合部
を生じさせてソース・ドレイン領域に隣接して一
連に繋がる直接コンタクト領域を形成するように
したものである。
以下、この発明を実施例によつて詳細に説明す
る。
る。
第1図ないし第4図は、この発明をMOS集積
回路の製造工程に適用した一実施例の各工程にお
ける半導体装置の断面構造図である。第1図にお
いて、1はシリコン半導体基板、2はこの半導体
基板1の主表面上に形成されたその一部がゲート
酸化膜となる酸化膜、3は同じくフイールド酸化
膜である。
回路の製造工程に適用した一実施例の各工程にお
ける半導体装置の断面構造図である。第1図にお
いて、1はシリコン半導体基板、2はこの半導体
基板1の主表面上に形成されたその一部がゲート
酸化膜となる酸化膜、3は同じくフイールド酸化
膜である。
第2図において、周知の写真製版工程によつて
表面にフオトレジスト4のパターンを形成し、さ
らに酸化膜2の一部を除去する。この状態でフオ
トレジスト4をマスクとしてリン等の不純物を浅
く半導体基板1の表面中にイオン注入し注入層5
aを形成する。ここで、この注入層への不純物の
注入は、下記のソース・ドレイン領域を形成する
ための不純物の注入や、ポリシリコン膜に抵抗値
をとるために不純物を注入する場合に比べて、不
純物濃度が高くなるように行ない、その後の熱処
理によるポリシリコン膜への逆拡散によつて、ソ
ース・ドレイン領域の不純物濃度と同じ程度に下
げられるように設定する。その後、第3図に示す
ように、フオトレジスト4を全部除去した後、半
導体基板1の表面上に全面的にポリシリコン膜6
を形成する。そして、所望の高抵抗値になるよう
にポリシリコン膜6にイオン注入を行なつた後、
例えば窒素雰囲気中で30分間、950〜1050℃にて
熱処理を行なう。この熱処理によつて、注入層5
aの不純物はポリシリコン膜6に逆拡散するため
に半導体基板1とポリシリコン膜6は電気的に良
好な接続をなすようにされると同時に、該部には
直接コンタクト領域5が形成される。その後、第
4図に示すように、ポリシリコン膜6と酸化膜2
のパターンニングを行なつて一部を除去し、そこ
から不純物を注入してソース・ドレイン領域7,
7を形成する。このときの不純物の注入は、上記
注入層5aへの不純物の注入に比べて、格子欠陥
が生じないように、比較的低濃度に設定される。
これにより、ソース・ドレイン領域7と直接コン
タクト領域6とは一連に繋がることとなり、ソー
ス・ドレイン領域からポリシリコン膜6を用いた
配線が可能となる。
表面にフオトレジスト4のパターンを形成し、さ
らに酸化膜2の一部を除去する。この状態でフオ
トレジスト4をマスクとしてリン等の不純物を浅
く半導体基板1の表面中にイオン注入し注入層5
aを形成する。ここで、この注入層への不純物の
注入は、下記のソース・ドレイン領域を形成する
ための不純物の注入や、ポリシリコン膜に抵抗値
をとるために不純物を注入する場合に比べて、不
純物濃度が高くなるように行ない、その後の熱処
理によるポリシリコン膜への逆拡散によつて、ソ
ース・ドレイン領域の不純物濃度と同じ程度に下
げられるように設定する。その後、第3図に示す
ように、フオトレジスト4を全部除去した後、半
導体基板1の表面上に全面的にポリシリコン膜6
を形成する。そして、所望の高抵抗値になるよう
にポリシリコン膜6にイオン注入を行なつた後、
例えば窒素雰囲気中で30分間、950〜1050℃にて
熱処理を行なう。この熱処理によつて、注入層5
aの不純物はポリシリコン膜6に逆拡散するため
に半導体基板1とポリシリコン膜6は電気的に良
好な接続をなすようにされると同時に、該部には
直接コンタクト領域5が形成される。その後、第
4図に示すように、ポリシリコン膜6と酸化膜2
のパターンニングを行なつて一部を除去し、そこ
から不純物を注入してソース・ドレイン領域7,
7を形成する。このときの不純物の注入は、上記
注入層5aへの不純物の注入に比べて、格子欠陥
が生じないように、比較的低濃度に設定される。
これにより、ソース・ドレイン領域7と直接コン
タクト領域6とは一連に繋がることとなり、ソー
ス・ドレイン領域からポリシリコン膜6を用いた
配線が可能となる。
このように、従来はポリシリコン膜に不純物を
熱拡散させ、ポリシリコン膜を通り抜けた不純物
によつて半導体基板に接合を作つていたのに対
し、この発明では、あらかじめ直接コンタクトを
設ける領域に不純物を注入しておき、その後ポリ
シリコン膜を付け、熱処理して注入しておいた不
純物をポリシリコン膜へ逆拡散させて良好な電気
的接続特性を得ようとするものであり、製造工程
が非常に簡単になるという特長があるばかりでな
く、ポリシリコン膜に所用の高抵抗をもたせるた
めに不純物を拡散させる場合に、熱拡散又はイオ
ン注入等どのような方法でポリシリコン膜に不純
物を拡散させても、それには関係なく直接コンタ
クト領域が形成されるので、ポリシリコン膜と半
導体基板との直接コンタクトの信頼性を高めるこ
とができる。
熱拡散させ、ポリシリコン膜を通り抜けた不純物
によつて半導体基板に接合を作つていたのに対
し、この発明では、あらかじめ直接コンタクトを
設ける領域に不純物を注入しておき、その後ポリ
シリコン膜を付け、熱処理して注入しておいた不
純物をポリシリコン膜へ逆拡散させて良好な電気
的接続特性を得ようとするものであり、製造工程
が非常に簡単になるという特長があるばかりでな
く、ポリシリコン膜に所用の高抵抗をもたせるた
めに不純物を拡散させる場合に、熱拡散又はイオ
ン注入等どのような方法でポリシリコン膜に不純
物を拡散させても、それには関係なく直接コンタ
クト領域が形成されるので、ポリシリコン膜と半
導体基板との直接コンタクトの信頼性を高めるこ
とができる。
また、ソース・ドレイン領域を形成するための
不純物の注入とは別個に直接コンタクト領域を形
成するための不純物を注入するものであるから、
直接コンタクト領域への不純物は拡散深さなどの
制御が不用であり、その注入操作が簡単になるば
かりでなく、ソース・ドレイン領域を形成するた
めの不純物の注入と同時に行つた場合には、後工
程でのポリシリコン膜への逆拡散を見越して高濃
度に不純物を注入すると直接コンタクト領域から
離れたソース・ドレイン領域では、格子欠陥が生
じ、これを考慮してソース・ドレイン領域に合う
比較的低い濃度に不純物を注入すると、後工程の
逆拡散によつてその領域の抵抗が上がつてしまう
ことになるが、この発明によれば、このようなこ
とがなく、ソース・ドレイン領域が適正に形成さ
れ、かつ直接コンタクト領域ではポリシリコン膜
と基板との電気的コンタクトが適正にとることが
できる。
不純物の注入とは別個に直接コンタクト領域を形
成するための不純物を注入するものであるから、
直接コンタクト領域への不純物は拡散深さなどの
制御が不用であり、その注入操作が簡単になるば
かりでなく、ソース・ドレイン領域を形成するた
めの不純物の注入と同時に行つた場合には、後工
程でのポリシリコン膜への逆拡散を見越して高濃
度に不純物を注入すると直接コンタクト領域から
離れたソース・ドレイン領域では、格子欠陥が生
じ、これを考慮してソース・ドレイン領域に合う
比較的低い濃度に不純物を注入すると、後工程の
逆拡散によつてその領域の抵抗が上がつてしまう
ことになるが、この発明によれば、このようなこ
とがなく、ソース・ドレイン領域が適正に形成さ
れ、かつ直接コンタクト領域ではポリシリコン膜
と基板との電気的コンタクトが適正にとることが
できる。
このように、この発明に係る半導体装置の製造
方法によると、簡単な製造工程により、ポリシリ
コン膜のどのような不純物拡散の場合でも、接合
の電気的特性を良好になすことができる効果があ
る。
方法によると、簡単な製造工程により、ポリシリ
コン膜のどのような不純物拡散の場合でも、接合
の電気的特性を良好になすことができる効果があ
る。
第1図ないし第4図は、この発明をMOS集積
回路の製造工程に適用した一実施例の各工程にお
ける半導体装置の断面構造図である。なお、各図
において同一符号は同一又は相当部分を示す。 1……半導体基板、2……酸化膜、3……フイ
ールド酸化膜、4……フオトレジスト、5a……
注入層、5……直接コンタクト領域、7……ソー
ス・ドレイン領域、6……ポリシリコン膜。
回路の製造工程に適用した一実施例の各工程にお
ける半導体装置の断面構造図である。なお、各図
において同一符号は同一又は相当部分を示す。 1……半導体基板、2……酸化膜、3……フイ
ールド酸化膜、4……フオトレジスト、5a……
注入層、5……直接コンタクト領域、7……ソー
ス・ドレイン領域、6……ポリシリコン膜。
Claims (1)
- 【特許請求の範囲】 1 MOSトランジスタの一方のソース・ドレイ
ン領域と、ポリシリコンからなる導電層とを電気
的に直接接続する半導体装置において、以下のス
テツプを有することを特徴とする半導体装置の製
造方法。 (1) 半導体基板表面に絶縁膜を形成後、 一方のソース・ドレイン形成領域に隣接する
部分の絶縁膜を除去し、基板表面を露出させる
ステツプ (2) 上記露出した基板表面に不純物をイオン注入
し、上記ソース・ドレイン領域より浅くかつ高
濃度の不純物領域を形成するステツプ (3) 上記不純物領域に一部分が接し、導電層とな
るポリシリコン膜を形成するステツプ (4) 上記ポリシリコン膜に不純物をイオン注入し
て所望の高い抵抗値の導電層とするステツプ (5) 熱処理を行い、上記高濃度の不純物領域から
上記導電層に不純物を逆拡散させ、導電層と基
板との電気的接続をとるステツプ (6) 上記導電層と、基板表面の絶縁膜とを選択的
に除去し、ソース・ドレイン形成領域を露出さ
せるステツプ (7) 上記ソース・ドレイン形成領域に不純物をイ
オン注入してソース・ドレイン領域とするステ
ツプ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7413479A JPS55165681A (en) | 1979-06-11 | 1979-06-11 | Preparation of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7413479A JPS55165681A (en) | 1979-06-11 | 1979-06-11 | Preparation of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55165681A JPS55165681A (en) | 1980-12-24 |
JPH0456456B2 true JPH0456456B2 (ja) | 1992-09-08 |
Family
ID=13538408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7413479A Granted JPS55165681A (en) | 1979-06-11 | 1979-06-11 | Preparation of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS55165681A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4543597A (en) * | 1982-06-30 | 1985-09-24 | Tokyo Shibaura Denki Kabushiki Kaisha | Dynamic semiconductor memory and manufacturing method thereof |
JP2562868B2 (ja) * | 1985-02-15 | 1996-12-11 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JPS61194873A (ja) * | 1985-02-25 | 1986-08-29 | Toshiba Corp | 半導体装置 |
JPH0226021A (ja) * | 1988-07-14 | 1990-01-29 | Matsushita Electron Corp | 多層配線の形成方法 |
KR920000704B1 (ko) * | 1988-07-29 | 1992-01-20 | 삼성전자 주식회사 | 반도체 장치의 금속배선막 제조방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4943574A (ja) * | 1972-08-30 | 1974-04-24 | ||
JPS5372482A (en) * | 1976-12-08 | 1978-06-27 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
-
1979
- 1979-06-11 JP JP7413479A patent/JPS55165681A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4943574A (ja) * | 1972-08-30 | 1974-04-24 | ||
JPS5372482A (en) * | 1976-12-08 | 1978-06-27 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS55165681A (en) | 1980-12-24 |
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