JPH0456139A - 電界効果トランジスタ、その製造方法およびこれを用いた半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、電界効果トランジスタ、これを用いた半導体
集積回路およびこの製造方法に係り、特に、動作層とし
て砒化ガリウム層（ＧａＡｓ）などの■−■化合物半導
体あるいはシリコン（Ｓｔ）を用いた電界効果トランジ
スタに関する。

（従来の技術） 半絶縁性のＧａＡｓ基板を用いたショットキー接合ゲー
ト型電界効果トランジスタ（以下ＭＥＳＦＥＴ）は、Ｇ
ａＡｓのもつ高い電子移動度のために、シリコン基板を
用いた集積回路では得られない超高速動作を可能とする
ＧａＡｓＩ　Ｃ，Ｌ　Ｓ　Ｉの基本素子として注目され
ている。

このようなＧａＡｓ電界効果トランジスタの高性能化に
は、次の４つの項目が必要となってくる。

■ゲート長を短縮することによりゲート容量Ｃｇを低減
すると同時に電流駆動力Ｇｍを向上させる。

■入力であるゲートと出力となるドレインとの間の帰還
容量Ｃｇｄを低減する。

■ゲート・ソース間の直列抵抗Ｒｓを低減する。

■ゲート・ドレイン間の耐圧を確保する。

さて、現在のＧａＡｓ１　Ｃ／　Ｌ　Ｓ　Ｉ用の基本素
子としては、製造工程の簡便さおよび高性能化の観点か
ら、第８図（ａ）に示すようなセルファライン構造がご
く一般的に用いられている。

すなわち、第８図（ａ）に示すように、半絶縁性のＧａ
Ａｓ基板１内にｎ型動作層２か形成され、この上層に高
融点金属からなるゲート電極３が形成され、このゲート
電極３に自己整合的にソースドレインを構成する高濃度
のｎ中層５ａ、５ｂか形成されている。

このような構造においては、ｎ中層５ａ、５ｂがゲート
に近接して（あるいは接して）形成されているため、Ｒ
ｓが低減され、電流駆動能力が増大する。

しかしながら、逆にゲートドレイン間に関しても、同様
にゲートと高濃度のｎ＋が近接するため、ゲートドレイ
ン間の容量Ｃｇｄが増大すると同時に、ゲートの逆方向
耐圧が低下するといった問題があった。さらにこの構造
でゲート長さが短縮されると、高濃度で深いｎ中層の間
隔も同時に狭くなるため、半絶縁性基板１を通してｎ中
層５ａ、５ｂ間にリーク電流が流れるようになり、いわ
ゆる短チヤネル効果が生じる。

このような問題を解決するため、第８図（ｂ）に示すよ
うないわゆるＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅ
ｄ　Ｄｒａｉｎ）構造が提案されている。

これは、ゲート電極３に自己整合的に、中間的濃度のｎ
型層４ａ、４ｂを形成しておき、さらにゲート電極３に
側壁６を形成した後、これをマスクとして深く高濃度の
ｎ中層５ａ、５ｂを形成するものである。

この構造においては、深い高濃度のｎ中層５ａ。

５ｂの間隔がゲート長さよりも側壁幅分たけ拡がること
により短チヤネル効果が抑制されると同時に、中間的濃
度層であるｎ型層４ａ、４ｂの存在により、ソース抵抗
Ｒｓの増大も抑えることかできる。

しかしこの構造においても、中間濃度層のｎ型層４ａ、
４ｂの濃度は動作層２の２〜１０倍と大きいため、ゲー
ト・ドレイン間の容量は増大してしまう。また、Ｒｓを
さらに低減しようとして中間濃度層４ａ、４ｂの濃度を
増すと、ゲートドレイン間容量か増大してしまうと同時
に、ゲートドレイン間耐圧も低下してしまうという問題
があり、これらのパラメータ間での最適化を行わねばな
らず、デバイス設計の自由度が小さいという問題があっ
た。

また、ゲートソース間抵抗を低減しつつ、ゲートドレイ
ン間容量を低減するとともに、ゲートドレイン間耐圧を
向上するという観点から、第８図（Ｃ）に示す非対称リ
セス構造が、マイクロ波用や電力用の単体ＦＥＴで用い
られている。これはｎ型層をあらかじめ厚く形成してお
き、動作層となる部分をエツチングして段差を設け、そ
のソース側よりにゲート電極を形成するものである。し
かしながら、動作層をエツチングしてＦＥＴのしきい値
電圧ｖｔｈを調整するという工程は均一性、再現性に乏
しく、特に大規模ＬＳＩのように数万個以上のトランジ
スタを１つのチップ上に形成し、かつその中でのｖｔｈ
の均一性が厳しく要求される場合には用いることは不可
能である。

そこで、セルファライン型でこのような非対称構造を実
現した例が最近報告されている（　Ｍ、Ｍｕｒａｇｕｃ
ｈｔ　ｅｔ　ａｌ、１９８６　ＳＳＤＭ　ｃ−７−１ｐ
ｐ３７９−３ｇ２５ｏｌｉｄＳｔａｔｅ　Ｄｅｖｉｃｅ
　ａｎｄ　Ｍａｔｅｒｉａｌｓ）、。

しかしながら、この方法では、イオン注入時の注入角度
によるシャドウィング効果を利用するため、ウェハ上で
のソースドレインの方向か決められてしまう。このため
設計の自由度か大幅に損なわれると同時に、多数のＦＥ
Ｔを集積化するＬＳＩではチップサイスが極めて大きく
なってしまい、歩留まりの低下、生産性の低下につなが
るという問題があった。

（発明が解決しようとする課題） このように、従来のＧａＡｓＦ　Ｅ　Ｔては、性能を決
定する要因、すなわち、 ■ゲート長短縮に伴うゲート容量Ｃｇの低減、電流駆動
力Ｇｓの向上。

■ゲートドレイン帰還容量Ｃｇｄの低減。

■ゲート・ソース間直列抵抗Ｒｓの低減。

■ゲート・ドレイン間の耐圧の向上。

の４項目を満たし、なおがっ大規模集積回路に適用可能
な、簡便性、均一性、再現性を兼ね備えたＦＥＴ構造を
実現することは極めて困難であった。

これらのうち、■ゲートドレイン帰還容量Ｃｇｄの低減
については、特にＳ　Ｌ　ＣＦ　（Ｓｃｈｏｔｔｋｙ　
ｄｉ。

ｄｅ　１ｅｖｅｌ　５ｈｉｆｔｏｒ　ｃａｐａｓｌｔｏ
ｒｃ　ｅｏｕｐｐｌｅｄ　ＰＥＴ　ｌｏｇｉｃ）回路や
Ｄ　ＣＦ　Ｌ　（Ｄｉｒｅｃｔ　ｃｏｕｐｐｌｅｄ　Ｆ
ＥＴ　ｌｏｇｉＣ）回路など、第１の電界効果トランジ
スタと第２電界効果トランジスタとを直接接続して、前
記第１のトランジスタをインバータのスイッチング素子
に用いた集積回路において、動作速度を決定する重要な
因子になっている。

本発明は、前記実情に鑑みてなされたもので、上記４項
目を満たし、高性能のＭＥＳＦＥＴを提供することを目
的とする。

〔発明の構成〕

帽１を解決するための手段） そこで本発明の第１では、ソース側領域には、ゲート電
極に自己整合的に中間的不純物濃度を持つｎ型層が形成
されるとともにさらにゲート電極端部から所定の間隔を
おいた位置に、深く高不純物濃度のｎ中層が形成されて
おり、ゲート電極直下の動作層とドレインｎ中層との間
は動作層と同一の不純物濃度および深さの導電層により
接続されている。

すなわち、動作層から所定の間隔を隔てて高不純物濃度
半導体のソース・ドレイン領域が形成されるとともに、
動作層とソース領域との間に不純物濃度が動作層よりも
高く、ソース領域よりも低い中間濃度層が形成され、一
方、ドレイン領域は動作層に直接接続して形成されてい
る。

また本発明の第２では、本発明の第１のトランジスタを
用いて、５ＬＣＦ回路やＤＣＦＬ回路など、第１の電界
効果トランジスタと第２電界効果トランジスタとを直接
接続して、前記第１の発明のトランジスタをスイッチン
グ素子に用いて集積回路を構成するようにしている。

製造に際しては、従来のＬＤＤ構造のＦＥＴの工程中に
おいて中間濃度層をイオン注入する際に、ゲート電極の
両側のソース・ドレイン領域に相当す、る領域のうち少
なくともソース領域がら前記動作層上にわたって開孔し
たマスク材を形成した後にイオン注入を行う。

また、マスクを形成した後、ゲート電極のソース側のみ
の側壁を除去し、マスク材を除去後中間濃度層のイオン
注入を行う。

（作用） 従来のＬＤＤ構造のＦＥＴては、ゲートに自己整合的に
形成される中間濃度層の濃度および深さは、ゲート・ソ
ース間の寄生抵抗と、ゲート・ドレイン間の逆方向耐圧
という相反するパラメータ間の最適化を必要としていた
が、中間濃度層はソース側のみに形成されているため、
濃度深さ等の設計の際にトレイン耐圧を考慮する必要が
なく、設計に自由度か拡がり、結果としてゲート・ソー
ス間抵抗Ｒｓをより小さくすることができる。

また、従来のＬＤＤ構造の場合に比べ、ドレイン側の中
間濃度層がないため、ゲート長を短縮することができゲ
ート容量Ｃｇを低減すると同時に電流駆動力ＧＩＩｌを
向上させることが可能となる。

また、このトランジスタは、ゲート・ドレイン間の容量
が特に重大な因子となる５ＬＣＦ回路やＤＣＦＬ回路な
ど、第１の電界効果トランジスタと第２電界効果トラン
ジスタとを直接接続して、この第１のトランジスタをイ
ンバータのスイッチング素子に用いて集積回路を形成す
る際に有効である。すなわちケートトレイン間容量は、
このＤＣＦＬ回路のスイッチングＦＥＴの場合、人力出
力間の帰還容量として働く。このため、これを低減する
ことはケートソース間のそれに比べ高速動作性に対して
は２倍程度の寄与がありその効果は極めて大きいものと
なる。

また、製造に際しては、従来のＬＤＤ構造のＦＥＴの工
程中において中間濃度層をイオン注入する際に、ゲート
電極上にパターンエツジを有しトレイン側をイオン注入
から保護するマスク材を形成する工程を付加するのみで
よく、極めて容易に制御性よく形成することができる。

また、これにより、０，２μ■程度のゲート長のＦＥＴ
まて実現可能である。

（実施例） 以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

実施例１ 第１図は、本発明実施例のＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ
　Ｔの断面構造図である。

このＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔは、ゲート電極３
のソス側領域に、自己整合的に中間的濃度を持つ深さ０
．２μ■、濃度７　Ｘ　１０　”ｃｍ−３のｎ型層４が
形成されるとともにさらにゲート電極端部から距離ｄま
たけ離れた位置に高濃度で深い（深さ０．３μ値、濃度
２　Ｘ　１０　”ｃｉ＋−３）のｎ中層５ａが形成され
ており、一方ドレイン側は、ゲート電極端からｄｌとほ
ぼ等しい距離ｄ２　　（ｄｌ〜ｄ２）たけ離れた位置に
ｎ＋ソース領域と同じ深さおよび濃度のｎ十型ドレイン
領域５ｂが形成されており、ゲート電極直下の動作層２
とこのｎ十型トレイン領域５ｂの間はｎ−型動作層が延
長されて電気的に接続されている。

このＦＥＴは高濃度で深いｎ中層であるソースドレイン
領域５ａ、５ｂ間がゲート長さｉ、に加えｄｉ　＋ｄま
たけ離れて形成されるため、半絶縁性基板を通してソー
スドレイン領域５ａ、５ｂ間を流れるリーク電流が低減
される。このためゲート長の短縮か可能となり、ゲート
容量Ｃｇが低減されると共に、電流駆動力ｇ、が向上す
る。

また、ゲート電極３とソース領域５ａの間に中間濃度層
４が存在するため、ソース抵抗Ｒｓか低減され、電流駆
動力ｇ７か向上する。

ゲート電極のドレイン端に注目すると、ソース端は動作
層２に比べて高濃度の中間濃度層４に接しているのに対
し、トレイン端では中間濃度層４が存在せず、比較的低
濃度の動作層２に接しているのみである。このため、中
間濃度層４が存在する場合に比べてゲート電極のドレイ
ン端の不純物濃度が大幅に低減されていることになり、
その結果ゲートトレイン間の接合容量が大幅に低減され
る。このゲートドレイン間容量は、このＤＣＦＬ回路の
スイッチングＦＥＴの場合、人力−出力間の帰還容量と
して働くため、これを低減することはゲートソース間の
それに比べ高速動作性に対しては２倍程度の寄与かあり
その効果は大である。

さらにゲート電極のドレイン端の不純物濃度が大幅に低
減されている結果、ゲートドレイン間のショットキ逆方
向特性、特にブレークダウン電圧が大幅に向上するとい
う効果がある。

また、従来のＬＤＤ構造では中間濃度層の深さや濃度の
設定がソース側の直列抵抗Ｒｓとドレイン側のゲート逆
方向耐圧の両者を考慮して決定されなければならなかっ
たため、自由度が小さかったのに対し、本発明の構造で
は、ドレイン側のゲート耐圧を考慮する必要がなく、設
計の自由度が大きいという利点もある。すなわち、この
例では、短チヤネル効果を増長しない範囲で中間濃度層
４を深く高濃度に設定することができ、結果としてソー
ス抵抗を低減することができる。

次にこのＧａＡｓＦ　Ｅ　Ｔの製造工程について説明す
る。

まず、第２図（ａ）に示すように、半絶縁性のＧａ＾Ｓ
基板１の表面に、選択的イオン注入法によりＦＥＴの動
作層となるｎ−型層２を形成したのち、窒化タングステ
ン（ＷＮ）からなるゲート金属を膜厚５０００Ａとなる
ように堆積し、エツチング加工することによりゲート電
極３を形成する。このときｎ−型層のイオン注入条件は
、例えばしきい値電圧（Ｖｔｈ）が０〜＋０．１Ｖ程度
のノーマリオフ型のＦＥＴを得たい場合には、Ｓ１＋イ
オンを加速電圧５０ｋｅＶ、ドーズ量１．３Ｘ１０＋２
／ｃ１１２程度に設定する。

また、例えばｖｔｈが−０，６Ｖ程度のＦＥＴを得たい
場合には、ドーズ量を２．　５　Ｘ　１０　＋２／ｃｍ
２程度に設定する。なお、ここでゲート長は０゜８μ−
とした。

続いて、第２図（ｂ）に示すように、ソース領域に相当
する部分のみに開口を有するレジストパターン８を形成
し、これをマスクとして例えば５０Ｋ　ｅ　Ｖ　、　　
Ｉ　Ｘ　Ｉ　Ｑ　１３Ｃ＠−２の条件でＳｉ＋イオンを
イオン注入する二とにより、中間濃度層４を形成する。

ここでＦＥＴのドレインとなる領域をフォトレジストで
マスクしてイオン注入を行う訳であるが、レジストパタ
ーン８のエツジがゲート電極３の上部に形成されていれ
ば良く、プロセスのばらつきを気にするこ今なく適用す
ることができる。

また、現状一般的に使用されている縮小投影露光装置の
位置合わせ精度が±０．２μ−程度であるため、ゲート
長さが０．４〜０．５μｌ程度まては、精度良く形成す
ることが可能となる。

次に、第２図（Ｃ）に示すように、レジストパターン８
を除去し、ブラスマＣＶＤ法など段差被覆性に優れた方
法で酸化シリコン膜を膜厚０．４μ−程度堆積した後、
反応性イオンエツチング（ＲＩＥ）等の異方性エツチン
グにより垂直方向に膜厚相当分だけエツチングすること
により、ゲート電極の側壁にのみ酸化シリコン膜７を残
置させる。

このとき側壁に残置する酸化シリコン膜７の幅は堆積膜
厚で決まるが、ここでは約０．３μｌであった。

続いて、第２図（ｄ）に示すように、レジストパターン
９を形成し、これをマスクとして例えば１２０ＫｅＶ、
３ＸＩＱ”ｃｍ−２の条件でＳｉ＋イオンをイオン注入
することにより、ソース領域５ａおよびドレイン領域５
ｂを形成する。

そして、第２図（ｅ）に示すようにレジストパターン９
を除去した後１、イオン注入層活性化のためのアニール
を行い（８００〜９ｏｏ℃）、最後にＡｕＧｅ合金から
なるソース電極６ａおよびドレイン電極６ｂを形成して
本発明実施例のＦＥＴが完成する。

この方法によれば、中間濃度層４を有するソス領域と中
間濃度層４を有さないドレイン領域とを、中間濃度層を
形成する際のマスクパターンのみで決定できるため、斜
めイオン注入法を用いた場合に生じるソースドレインの
方向が一義的に決定されるというような不都合はない。

従って、例えばソースとドレインの方向あるいはゲート
の角度等がランダムに存在する場合にも容易に適用可能
であり、設計の自由度を制限したりチップサイズの増大
、をまねいたりすることがないため高集積化が容易とな
る。

また、従来のＬＤＤ構造を実現するための工程に１回の
フォトレジストパターンを形成する工程を追加するのみ
て可能であり、製造コストの増大を避けることができる
。

加えて、この方法では、従来のセルファライン型ＦＥＴ
あるいはＬＤＤ型ＦＥＴと同様、例えばイオン注入とア
ニールのみで形成でき、動作層をエツチングするという
ような工程を必要としないため、ＦＥＴ特性の均一性お
よび再現性を容易に得ることができ、高集積化か容易で
ある。

実施例２ 次に本発明の第２の実施例としてＧａＡｓＭ　Ｅ　Ｓ　
ＦＥＴの他の製造方法について説明する。

半絶縁性のＧａＡｓ基板１の表面に、選択的イオン注入
法によりＦＥＴの動作層となるｎ−型層２を形成したの
ち、窒化タングステン（ＷＮ）からなるゲート金属を膜
厚５０００人となるように堆積し、エツチング加工する
ことによりゲート電極３を形成する工程までは実施例１
て第２図（ａ）に示した工程と同様である（第３図（ａ
））。

続いて、第３図（ｂ）に示すように、プラズマＣＶＤ法
など段差被覆性に優れた方法で酸化シリコン膜７を膜厚
０，６μｍ程度堆積した後、ソースドレイン領域の外側
端に相当する部分を外縁とする開口を有するレジストパ
ターン８を形成する。

この後第３図（Ｃ）に示すように、反応性イオンエツチ
ング（ＲＩ　Ｅ）等の異方性エツチングにより垂直方向
に膜厚相当分たけエツチングすることにより、レジスト
パターン８の下およびゲート電極の側壁にのみ酸化シリ
コン膜７を残置させ、ソースドレイン領域に相当する部
分の酸化シリコン膜９を除去し、これをマスクとして例
えば１００Ｋ　ｅ　Ｖ　　５　ｘ　１０１３ａｍ−２の
条件でＳｉ＋イオンをイオン注入することにより、高濃
度のソース領域５ａおよびドレイン領域５ｂを形成する
。

そしてさらに第３図（ｄ）に示すように、レジストパタ
ーン８を除去し、ソース側のみ開口を有するレジストパ
ターン９を形成し、これをマスクとしてソース側の側壁
絶縁膜７をエツチング除去した後、例えば５０ＫｅＶ、
ｌＸ１０１３Ｃ〔２の条件でＳｉ＋イオンをイオン注入
することにより、中間濃度層４を形成する。ここてＦＥ
Ｔのドレイン領域をフォトレジストでマスクしてイオン
注入を行う訳であるが、レジストパターン９のエツジが
ゲート電極３にかかっていればよく、またソース側に形
成されるレジストパターンはソース領域の外側にある酸
化シリコン膜７を覆うように形成するのが望ましい。か
りにソース領域の外側にある酸化シリコン膜７が露呈し
ていると、側壁絶縁膜のエツチングに際し、この部分の
酸化シリコン膜もエツチングされてしまい、中間濃度層
のイオン注入に際し、ソース領域が拡がってしまい、隣
接する素子との分離特性等に悪影響を及はす可能性があ
るためである。

そして、第３図（ｅ）に示すようにレジストパターン９
を除去した後、イオン注入層活性化のためのアニールを
行い（８００〜９００℃）、最後に＾ｕＧｅ合金からな
るソース電極６ａおよびドレイン電極６ｂを形成して本
発明実施例のＦＥＴか完成する。

この例においては、中間濃度層４の形成のためのイオン
注入に際し、ドレイン側を覆うパターンのエツジが必ず
しもゲート電極３上に形成されていなくても同様のトラ
ンジスタを形成することが可能である。

すなわち、第３図（ｄ）に示した、ソース側のみ開口を
有するレジストパターン９を形成する際に、第４図（ａ
）に示すように、ドレイン側を覆うレジストパターン９
のエツジがゲート電極上ではなくソース側の側壁絶縁膜
７上に形成する場合を考えてみよう。

この場合、第４図（ｂ）に示すようにこのレジストパタ
ーン９をマスクとしてソース側の側壁絶縁膜７を等方性
エツチングでエツチング除去した後、引き続いてこのレ
ジストパターン９を除去し、第４図（Ｃ）に示すように
、この酸化シリコン膜７とゲート電極３とをマスクとし
て例えば５０ＫｅＶＩ　Ｘ　１０１３ｃ＋ｇ−２の条件
でＳｉ＋イオンをイオン注入することにより、中間濃度
層４を形成し、実施例２と同様のＦＥＴを得ることがで
きる。

このときＦＥＴ以外の領域では、酸化シリコンｒａ７が
イオン注入時のマスクとなるが、中間濃度層４のイオン
注入深さは０．１〜０．３μｍ程度であるため、酸化シ
リコン膜７の膜厚が０．４〜０．５μ−程度であると十
分に注入イオンを阻止することができる。

このような工程てＦＥＴを製造する場合は、ドレイン側
を覆うレジストパターン９のパターンエツジは、ソース
側の側壁絶縁膜７およびゲート電極３上のどこかにあれ
ばよい。このため例えば、側壁幅を０．３μ■、パター
ン形成に用いる露光装置の重ね合わせ精度を０．２５μ
■とじた場合、レジストパターンエツジの存在が許容さ
れる領域は０．５μ−となるため、０．２μ−程度の極
めて微細なゲート長を持つＦＥＴにも適用可能である。

比較のために、従来のＬＤＤ構造のＦＥＴを作成した。

この際、中間濃度層４のイオン注入条件はＬＤＤ構造で
は、５０　Ｋ　ｅ　Ｖ、　　５　Ｘ　１０１２Ｃｓ−２
の条件でＳｉ＋イオンをイオン注入した。このように本
発明の約半分の濃度となっているのは、これはＬＤＤ構
造ではゲートドレイ＞ｍ耐圧の問題から中間濃度層の濃
度をあまり上げられないのに対し、本発明ではその制約
がないため、ゲート・ソース間抵抗Ｒｓを十分下げるよ
うに条件を設定することがてきるためである。

その結果、ゲートソース間の抵抗Ｒｓは、従来のＬＤＤ
構造ては０．３５Ω・■てあったのに対し、本発明のも
のは０，２５Ω・Ｉと約３０％低くなっており、その結
果、５極管領域でのｇ、、はＬＤＤ構造のものか３００
　ｓｓ／ａｍであったのに対し、３５０■Ｓ／＋ａｍに
向上した。また、本発明のＦＥＴではゲートドレイン間
抵抗が若干増加するため、３極管領域での特性劣化が懸
念されるか、Ｖｄ　＝０．０２Ｖ、Ｖｇ−ＯＶで（１）
オン抵抗（ソースドレイン間抵抗）を測定した結果、ゲ
ート幅Ｗ−２０μ−のＦＥＴにおいてはＬＤＤ構造のＦ
ＥＴ、本発明のＦＥＴともに２５０Ωであり、はぼ同じ
であっｆ：　（Ｖｔｈ−０，６ＶのＦＥＴ（７）場合）
。これは本発明のＦＥＴでは、ドレイン側の抵抗が増大
する分、ソース側の中間濃度層の濃度を上げ、抵抗を下
げた分て相殺されたためである。

さらに、ゲートドレイン間逆方向耐圧に関しては、ＬＤ
Ｄ構造のものが約６■てあったのにたいし、本発明では
８．５ｖと大幅に改善され、印加可能なドレイン電圧が
大幅に向上した。これはゲートのドレイン端が接する部
分の濃度がＬＤＤでは中間濃度層と動作層の両者で形成
されているのに対し、本発明では動作層のみであり、約
１／２゜５に低減されている結果である。

実施例３ 次に本発明の第３の実施例として、第５図に等価回路図
を示すようにＤＣＦＬ回路のスイッチングＦＥＴとして
本発明のＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔを用いた例に
ついて説明する。

すなわち、この例はインバータを構成するもので、負荷
の定電流源となるデプレッション型ＦＥＴＴｒｌとして
は従来のＬＤＤ構造のＦＥＴを用い、スイッチング用の
エンハンスメント型Ｆ　Ｅ　Ｔ　Ｔｒ２としては本発明
のＦＥＴを用いたものである。

このＦＥＴＴｒ２の構造としては第１図に示した物とま
ったく同様に構成した。

実−例２の末尾で説明したように、このＦＥＴのオン抵
抗は従来のＬＤＤ構造のＦＥＴとほぼ同じであるため、
インバータのノイズマージンは、従来のＬＤＤ構造のト
ランジスタと用いた場合とほぼ等しく、１９０ｍＶであ
った。

しかしながら動作速度に関しては、インバータ１段あた
りの消費電力１　、　Ｏａｗ／ｇａｔｅ（Ｖ　ｄｄ−２
，ＯＶ）の条件下で、ＬＤＤ型のＦＥＴが２６ｐｓ／ｇ
ａｔｅであるのに対し、本発明ＦＥＴをスイッチングＦ
ＥＴとして用いた第５図のインバータは１９ｐｓ／ｇａ
ｔｅと、約２７％も改善された。

これはゲート電極のドレイン端の不純物濃度が低減され
た結果、インバータの帰還容量として働くゲート・ドレ
イン間容量が低減されたためである。

実施例４ なお、前記実施例では、基板表面に動作層を形成し、イ
オン注入により基板内にソースドレイン層を形成した例
について説明したが、この構造に限定されることなく、
第６図（ａ）乃至第６図（ｅ）にその製造工程図を示す
ように、ソース側の動作層内にのみ中間濃度層を形成す
ると共に、基板表面にソーストレイン領域を選択的エピ
タキシャル成長法により成長せしめた高濃度領域で構成
するようにしてもよい。

この例を本発明の第４の実施例として説明する。

この場合も、第６図（ａ）に示すように、半絶縁性のＧ
ａＡｓ基板１の表面に、選択的イオン注入法によりＦＥ
Ｔの動作層となるｎ−型層２を形成したのち、窒化タン
グステン（ＷＮ）からなるゲート金属を膜厚５０００人
となるように堆積し、エツチング加工することによりゲ
ート電極３を形成し、続いて、第６図（ｂ）に示すよう
に、プラズマＣ■Ｄ法など段差被覆性に優れた方法で酸
化シリコンＨ７を膜厚０．６μ−程度堆積した後、ソー
スドレイン領域の外側端に相当する部分を外縁とする開
口を有するレジストパターン８を形成する。この工程ま
では実施例２とまったく同様である。

この後第６図（Ｃ）に示すように、反応性イオンエツチ
ング（ＲＩ　Ｅ）等の異方性エツチングにより垂直方向
に膜厚相当分たけエツチングすることにより、レジスト
パターン８の下およびゲート電極の側壁にのみ酸化シリ
コン膜７を残置させ、ソースドレイン領域に相当する部
分の酸化シリコン膜７を除去し、これをマスクとして、
選択ＭＯＣＶＤにより、シリコン層を選択的に成長させ
る。

そして、さらにマスクをそのままにして１００ＫｅＶ、
５Ｘ１０１３ｃ＋ａ　２の条件てＳｉ＋イオンをイオン
注入することにより、高濃度のソース領域５ａおよびド
レイン領域５ｂを形成する。

そしてさらに第６図（ｄ）に示すように、レジストパタ
ーン８を除去し、ソース側のみ開口を有するレジストパ
ターン９を形成し、これをマスクとしてソース側の側壁
絶縁膜７をエツチング除去した後、例えば５０ＫｅＶ、
Ｉ　Ｘ　Ｉ　Ｑ”（４−２の条件でＳｉ＋イオンをイオ
ン注入することにより、中間濃度層４を形成する。この
場合もＦＥＴのドレイン領域をフォトレジストでマスク
してイオン注入を行う訳であるが、レジストパターン９
のエツジがゲート電極３にかかっていればよく、またソ
ース側に形成されるレジストパターンはソース領域の外
側にある酸化シリコン膜７を覆うように形成するのか望
ましい。

そして、第６図（ｅ）に示すようにレジストパターン９
を除去した後、イオン注入層活性化のためのアニールを
行い（８００〜９００℃）、層間絶縁膜としての酸化シ
リコン膜１０を形成し、コンタクトホールＨを形成した
のち、最後にＡｕＧｅ合金からなるソース電極６ａおよ
びドレイン電極６ｂを形成して本発明実施例のＦＥＴか
完成する。このとき中間濃度層を形成する際に側壁絶縁
膜を除去することによって形成された空洞は酸化シリコ
ン膜１０によって埋められる。

また、この変形例として、第７図（ａ）乃至第７図（ｄ
）に示すように、中間濃度層を選択ＣＶＤに先立ち形成
しておくようにする方法も有効である。

すなわち、第６図（ａ）に示したのと同様に、動作層と
なるｎ−型層２を形成したのち、窒化タングステン（Ｗ
Ｎ）からなるゲート金属３を形成する（第７図（ａ））
。

この後、第７図（ｂ）に示すように、ソース側のみ開口
を有するレジストパターン９を形成し、これをマスクと
して、例えば５０ＫｅＶ、ｌＸｌ０１３　ｃ　ｍ　−２
の条件で８１＋イオンをイオン注入し、活性化のための
アニールを行う（８００〜９００℃）ことにより、中間
濃度層４を形成する。

この後レジストパターン９を除去し、酸化シリコン膜７
を膜厚０．６μｍ程度堆積した後、ソースドレイン領域
の外側端に相当する部分を外縁とする開口を有するレジ
ストパターン８を形成し、さらに、反応性イオンエツチ
ングにより垂直方向に膜厚相当分たけエツチングして、
レジストパターン８の下およびゲート電極の側壁にのみ
酸化シリコン膜７を残置させる。

そして第７図（Ｃ）に示すように、この酸化シリコン＄
７をマスクとして、選択ＭＯＣＶＤにより、不純物濃度
３　Ｘ　１０　ｌ８ｃｍ−３程度のｎ十型ＧａＡｓ層を
選択的に成長させることにより、高濃度のソース領域５
ａおよびドレイン領域５ｂを形成する。

そしてさらに第７図（ｄ）に示すように、最後にＡｕＧ
ｅ合金からなるソース電極６ａおよびドレイン電極６ｂ
を形成して本発明実施例のＦＥＴが完成する。

なお、前記実施例ではＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ
について説明したが、ＧａＡｓに限定されることなく他
の化合物半導体、さらにはシリコンを用いたＦＥＴにも
適用可能である。

加えて、その他、本発明はその趣旨を逸脱しない範囲で
種々変形して実施することが可能である。

〔効果〕

以上説明してきたように、従来のＬＤＤ構造のＦＥＴで
は、ゲートに自己整合的に形成される中間濃度層の濃度
および深さは、ゲート・ソース間の寄生抵抗と、ゲート
・ドレイン間の逆方向耐圧という相反するパラメータ間
の最適化を必要としていたのに対し、本発明によれば、
中間濃度層はソース側のみに形成されているため、濃度
深さ等の設計の際にドレイン耐圧を考慮する必要がなく
、設計に自由度が拡がり、ゲート容量Ｃｇを低減すると
同時に電流駆動力Ｇ■を向上させることができ、動作の
高速化をはかることができるうえ、製造も極めて容易で
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のＧａＡｓＭ　Ｅ　Ｓ　
ＦＥＴの製造工程を示す図、第２図（ａ）乃至第２図（
ｅ）は同ＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔの製造工程図
、第３図（ａ）乃至第３図（ｅ）は本発明の第２の実施
例のＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔの製造工程図、第
４図（ａ）乃至第４図（Ｃ）は同第２の実施例の変形例
を示す図、第５図は本発明の第３の実施例のインバータ
の等価回路図、第６図（ａ）乃至第６図（ｅ）は本発明
の第４の実施例のＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔの製
造工程図、第７図（ａ）乃至第７図（ｄ）は同第４の実
施例の変形例を示す図、第８図（ａ）乃至第８図（Ｃ）
は従来例のＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔを示す図で
ある。 １・・・半絶縁性のＧａＡｓ基板、２・・・動作層（ｎ
層）、３・・・ゲート電極、４・・・中間濃度層、５ａ
・−・ソース領域、５ｂ・・・ドレイン領域、６ａ・・
・ソース電極、６ｂ・・・ドレイン電極、７・・・酸化
シリコン膜、８・・・レジストパターン、９・・・レジ
ストパターン、１０・・・酸化シリコン膜、Ｔｒｌ・・
・定電流用ＦＥＴ、Ｔｒ２・・・スイッチングトランジ
スタ。 第１図 第ｊ凶 第 図 第 図 第６図

Claims (3)

【特許請求の範囲】
1. （１）基板表面に形成された半導体の動作層と、前記動
   作層の表面に形成されたゲート電極と、前記動作層の両
   側に形成されたソース領域およびドレイン領域とを具備
   した電界効果トランジスタにおいて、 前記動作層から所定の間隔を隔てて高不純 物濃度半導体のソース・ドレイン領域が形成され、前記
   動作層と前記ソース領域との間に不純 物濃度が前記動作層よりも高く、前記ソース領域よりも
   低い中間濃度層が形成され、 前記ドレイン領域は前記動作層に直接接続 して形成されていることを特徴とする電界効果トランジ
   スタ。
2. （２）第１の電界効果トランジスタと第２電界効果トラ
   ンジスタとを直接接続して、前記第１のトランジスタを
   スイッチング素子に用いた集積回路において、 前記第１の電界効果トランジスタが 基板表面に形成された半導体を動作層とし、前記動作層
   から所定の間隔を隔てて高不純 物濃度半導体のソース・ドレイン領域が形成され、前記
   動作層と前記ソース領域との間に不純 物濃度が前記動作層よりも高く、前記ソース領域よりも
   低い中間濃度層が形成され、 前記ドレイン領域は前記動作層に直接接続 するように構成されていることを特徴とする半導体集積
   回路。
3. （３）基板表面に半導体の動作層を形成する動作層形成
   工程と 前記動作層上にゲート電極を形成するゲー ト電極形成工程と、 前記ゲート電極の両側のソース、ドレイン 領域に相当する領域のうち少なくともソース領域から前
   記動作層上にわたって開孔マスク上から、イオン注入を
   行い、ソース側にのみ中間濃度層を形成すると共に、 前記ゲート電極の側壁に絶縁膜を残置して、前記ゲート
   電極および側壁絶縁膜をマスク としてイオン注入を行い高不純物濃度半導体のソースド
   レイン領域を形成する工程とを含むようにしたことを特
   徴とする電界効果トランジスタの製造方法。