JPH0454977B2 - - Google Patents

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JPH0454977B2
JPH0454977B2 JP16890282A JP16890282A JPH0454977B2 JP H0454977 B2 JPH0454977 B2 JP H0454977B2 JP 16890282 A JP16890282 A JP 16890282A JP 16890282 A JP16890282 A JP 16890282A JP H0454977 B2 JPH0454977 B2 JP H0454977B2
Authority
JP
Japan
Prior art keywords
fuse
circuit
output terminal
fuse circuit
transistor
Prior art date
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Expired - Lifetime
Application number
JP16890282A
Other languages
English (en)
Other versions
JPS5958839A (ja
Inventor
Takeshi Yamamura
Kunihiko Goto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS5958839A publication Critical patent/JPS5958839A/ja
Publication of JPH0454977B2 publication Critical patent/JPH0454977B2/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type

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  • Engineering & Computer Science (AREA)
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Description

【発明の詳細な説明】 (a) 本発明は、回路素子を必要に応じて電気的に
接続したり、切断したりするためのヒユーズ回路
を備えた半導体装置に関する。
(b) 従来技術と問題点 第１図は従来のヒユーズ回路を示す図である。
その構成は、第１図ａに示すように電源V1，V2
間にスイツチングトランジスタQ1、抵抗R1、ヒ
ユーズＦが直列に接続されており、抵抗Ｒとヒユ
ーズＦの接続点が出力端子OUTである。ヒユー
ズの切断は、出力端子OUTと電源V2間に電圧を
与えてヒユーズに大電流を流して溶断させてい
る。ヒユーズ回路としては、原理的にはスイツチ
ングトランジスタQ1は不要であるがヒユーズＦ
が切断されずに接続されている回路においてはト
ランジスタQ1がないと電源V1，V2間を電流が流
れ続けて消費電力の増大をもたらす。従つて、こ
のようなヒユーズ回路が組込まれた半導体装置が
アクテイブ状態の時にはトランジスタQ1のゲー
トＧに所定の電位を与えてトランジスタQ1をオ
ンとしてヒユーズＦの接続、切断の状態を出力端
子OUTから他の回路に伝え、一方、半導体装置
がスタンドバイ状態の時にはトランジスタQ1を
オフとして電源V1，V2間の電流路を断つている。
このような、いわゆるパワーダウンモードを採用
したヒユーズ回路においては、第１図ｂに示すよ
うにヒユーズＦが接断されている場合、スタンド
バイ時にはトランジスタQ1もオフとなつている
ため、出力端子OUTはどの電源にも接続されて
いない状態、即ちフローテイング状態となる。
従つて、出力端子OUTの電位は不安定な状態
となり、出力端子OUTに接続される回路を誤動
作させてしまう事態が生じる。
(c) 発明の目的 本発明の目的は、従来のこのような欠点を解消
し、スタンドバイ時にもヒユーズ回路の出力端子
の電位が安定となるようにすることにある。
(d) 発明の構成 上記の目的を達成するための本発明は、第１お
よび第２の電源間にヒユーズ回路が接続され、該
ヒユーズ回路は該第１の電源に１端が接続された
抵抗手段と、該抵抗手段の他端に接続された出力
端と、該他端と該第２の電源間に接続されたヒユ
ーズおよびスイツチング手段の直列回路を備えた
ことを特徴とする。
(e) 発明の実施例 以下、本発明の一実施例を説明する。第２図
は、本発明の一実施例を示す図である。本実施例
は抵抗網の構成を決定するためにヒユーズ回路を
用いた例である。
第１図と同じ符号は同じものを示す。
本発明によるヒユーズ回路は、一端が電源V1
に接続された抵抗R1，R1′の他端に出力端子が接
続され、かつこの他端と電源V2との間にヒユー
ズＦとスイツチングトランジスタQ1，Q1′を直列
に接続した。
従つて右側のヒユーズ回路のようにヒユーズが
切断されている場合でもスタンドバイ時において
出力端子OUTは電源V1により一定電位に維持さ
れ安定である。
図においてINV1，INV2は夫々インバータ、
Q2〜Q5は夫々ｐチヤネルトランジスタ、R2〜R4
は抵抗網を構成する抵抗である。例えば左側のヒ
ユーズが切断されていないヒユーズ回路ではアク
テイブ時にスイツチングトランジスタQ1がオン
となるので出力端子OUTの電位は低レベル（例
えばV2＝−5V）となるのでトランジスタQ2はオ
ン、その反転レベルがゲートに与えられるトラン
ジスタQ3はオフとなり、抵抗R2はトランジスタ
Q2の左にある図示しない回路に接続される。一
方、右側のヒユーズ回路ではヒユーズが切断され
ているので出力端子OUTは高レベル（例えばV1
＝0V）となるので、トランジスタQ4がオン、Q5
がオフとなり、抵抗R4はトランジスタQ4を介し
て接地される。スタンドバイ時も出力端子OUT
は高レベルであつてこの状態が保持される。
(f) 発明の効果 本発明によればスタンドバイ時にヒユーズ回路
の出力端子が一定電位に維持されるのでヒユーズ
回路に接続された回路の誤動作を防止することが
できる。
【図面の簡単な説明】
第１図は従来のヒユーズ回路を示す図、第２図
は、本発明の一実施例を示す図である。 図において、V1，V2は第１、第２の電源、
R1，R1′は抵抗、Ｆはヒユーズ、Q1，Q1′はスイ
ツチングトランジスタ、OUTは出力端子を示す。

Claims (1)

    【特許請求の範囲】
  1. １ 第１および第２の電源間にヒユーズ回路が接
    続され、該ヒユーズ回路は該第１の電源に一端が
    接続された抵抗手段と、該抵抗手段の他端に接続
    された出力端と、該他端と該第２の電源間に接続
    されたヒユーズおよびスイツチング手段の直列回
    路を備えたことを特徴とする半導体装置。
JP57168902A 1982-09-28 1982-09-28 半導体装置 Granted JPS5958839A (ja)

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JP57168902A JPS5958839A (ja) 1982-09-28 1982-09-28 半導体装置

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JP57168902A JPS5958839A (ja) 1982-09-28 1982-09-28 半導体装置

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Publication Number Publication Date
JPS5958839A JPS5958839A (ja) 1984-04-04
JPH0454977B2 true JPH0454977B2 (ja) 1992-09-01

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JP57168902A Granted JPS5958839A (ja) 1982-09-28 1982-09-28 半導体装置

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5372472A (en) * 1976-12-08 1978-06-27 Nec Corp Semiconductor device
JPS5617059A (en) * 1979-07-20 1981-02-18 Fujitsu Ltd Semiconductor switching element

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5372472A (en) * 1976-12-08 1978-06-27 Nec Corp Semiconductor device
JPS5617059A (en) * 1979-07-20 1981-02-18 Fujitsu Ltd Semiconductor switching element

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JPS5958839A (ja) 1984-04-04

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