JPH0449671A - Semiconductor device - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a semiconductor device.
ＭＯ８技術や微細加工半導体製造技術の進歩により、Ｌ
ＳＩなどの半導体デバイスの性能はますます向上してい
る。With advances in MO8 technology and microfabricated semiconductor manufacturing technology, L
The performance of semiconductor devices such as SI is improving more and more.
しかし、これらのデバイスは静電気の過電圧に極めて弱
く、機能が破壊しやすい欠点があり、信頼性を確保する
ため、従来、この種の半導体装置として第３図の保護回
路がある。However, these devices have the drawback that they are extremely susceptible to electrostatic overvoltage and their functions are easily destroyed.In order to ensure reliability, a protection circuit as shown in FIG. 3 has been conventionally provided for this type of semiconductor device.
図において、２２．２４は抵抗、２３．２５はＰＮ接合
ダイオード、２６．３０はＮチャンネルＭＯＳＦＥＴ、
２６はＰチャンネルＭＯＳＦＥＴ、２９は電源ＶＤＤ端
子、３１は電源ＶＳＳ端子、２１は入力端子、２７は内
部への出力である。In the figure, 22.24 is a resistor, 23.25 is a PN junction diode, 26.30 is an N-channel MOSFET,
26 is a P-channel MOSFET, 29 is a power supply VDD terminal, 31 is a power supply VSS terminal, 21 is an input terminal, and 27 is an output to the inside.
回路動作は、入力端子２１に入力された信号がＰチャン
ネルＭＯＳＦＥＴ２６とＮチャンネル間Ｏ３ＦＥＴ２８
で構成された反転回路で反転し、出力２７に出力される
。この回路に静電気による可電圧が入力端子２１とＶｇ
４端子３１間または入力端子２１と■ＤＤ端子２９に印
加されると、ＰＮ接合の順方向（Ｐ型電極が正、Ｎ型電
極が負の状態）のインピーダンスまたはＰＮ接合のブレ
ークダウン後の逆方向（Ｐ型電極が負、６型電極が正の
状ｎ）のインピーダンスと抵抗２２の分割回路で可電圧
が減衰され、ＰチャンネルＭＯＳＦＥＴ２６とＮチャン
ネルＭＯＳＦＥＴ２８のゲート耐圧以下におさえること
により、静電気からＬＳＩの内部回路破壊を防止してい
る。The circuit operation is such that the signal input to the input terminal 21 is connected to the P-channel MOSFET 26 and the N-channel O3FET 28.
The signal is inverted by an inverting circuit composed of , and outputted to the output 27 . In this circuit, a voltage due to static electricity is connected to the input terminal 21 and Vg.
When applied between the four terminals 31 or between the input terminal 21 and the DD terminal 29, the impedance of the PN junction in the forward direction (the P-type electrode is positive and the N-type electrode is negative) or the reverse after breakdown of the PN junction. The potential voltage is attenuated by the impedance in the direction (n, where the P-type electrode is negative and the 6-type electrode is positive) and the dividing circuit of the resistor 22, and by keeping it below the gate breakdown voltage of the P-channel MOSFET 26 and N-channel MOSFET 28, it is prevented from static electricity. This prevents damage to the internal circuits of the LSI.
上述した従来の半導体装置は、ＰＮ接合ダイオードを使
用しているので、ＰＮ接合のダイオードに逆方向となる
ような静電気の過電圧が印加されると、ＰＮ接合ダイオ
ードのブレークダウン後の逆方向インピーダンスが大き
く（数百Ω程度）、第３図の抵抗２２の抵抗値を大きく
して、分割回路の減衰率を上げて保護している。The conventional semiconductor device described above uses a PN junction diode, so if an electrostatic overvoltage in the reverse direction is applied to the PN junction diode, the reverse impedance after breakdown of the PN junction diode increases. It is protected by increasing the resistance value of the resistor 22 in FIG. 3 to increase the attenuation rate of the dividing circuit.
そのため通常抵抗２２の値は１〜２にΩ程度となるので
スピードの要求される場合には、抵抗とＰＮ接合ダイオ
ードの接合容量でＣＲ時定数回路が構成されるので不向
であり、かつ、抵抗の種類を多結晶シリコン抵抗とした
場合は、電流による溶断を防ぐため面積を５０００μｔ
ｎ”程度にする必要があり、これは電流溶断を考慮しな
い抵抗を設計した場合の約１０倍であり、チップサイズ
が増大するという欠点があった。Therefore, the value of the resistor 22 is usually about 1 to 2 Ω, which is not suitable when speed is required because the CR time constant circuit is configured with the resistor and the junction capacitance of the PN junction diode. If the type of resistor is polycrystalline silicon resistor, the area should be 5000 μt to prevent melting due to current.
n'', which is approximately 10 times as large as when designing a resistor that does not take current fusing into account, and has the disadvantage of increasing the chip size.
本発明の半導体装置は、入力端子にドレイン電極を、ま
た第１の電源端にゲート電極及びソース電極を短絡して
それぞれ接続した第１のＮチャンネルＭＯＳＦＥＴと、
第２の電源端にドレイン電極を、また前記第１の電源端
にゲート電極及びソース電極を接続した第２のＮチャン
ネルＭＯＳＦＥＴとを有して構成されている。The semiconductor device of the present invention includes a first N-channel MOSFET in which a drain electrode is connected to an input terminal, and a gate electrode and a source electrode are short-circuited and connected to a first power supply terminal, respectively;
The second N-channel MOSFET has a drain electrode connected to the second power source end, and a second N-channel MOSFET whose gate electrode and source electrode are connected to the first power source end.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１の実施例の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.
２．６．８はＮチャンネルＭＯＳＦＥＴ、４はＰチャン
ネルＭＯＳＦＥＴ、７は電源ＶＤＤ端子、９は電源Ｖｓ
５端子、３は抵抗、１は入力端子、５は内部への出力で
ある。2.6.8 is N-channel MOSFET, 4 is P-channel MOSFET, 7 is power supply VDD terminal, 9 is power supply Vs
5 terminals, 3 is a resistor, 1 is an input terminal, and 5 is an output to the inside.
入力端子１に入力された信号がＰチャンネルＭＯＳＦＥ
Ｔ４とＮチャンネルＭＯＳＦＥＴ６で構成された反転回
路で反転し、出力５に出力される。The signal input to input terminal 1 is a P-channel MOSFE
It is inverted by an inverting circuit composed of T4 and an N-channel MOSFET 6, and outputted to output 5.
この回路に静電気による過電圧が入力端子１と電源ＶＳ
Ｓ端子９に印加された場合、入力端子１が正となる過電
圧に対しては、ＮチャンネルＭＯＳＦＥＴ２がブレーク
ダウンした後の負性抵抗（１００程度）によりエネルギ
ーを吸収し、ＮチャンネルＭＯＳＦＥＴ６とＰチャンネ
ルＭＯＳＦＥＴ４のゲートを保護している。Overvoltage due to static electricity is generated in this circuit between input terminal 1 and power supply VS.
When applied to the S terminal 9, the energy is absorbed by the negative resistance (approximately 100) after the breakdown of the N-channel MOSFET 2 against an overvoltage that causes the input terminal 1 to become positive, and Protects the gate of MOSFET4.
入力端子１が負となる過電圧に対しては、Ｎチャンネル
ＭＯＳＦＥＴ２のＰ型サブストレートとドレインのＰＮ
接合ダイオードのインピーダンスによりエネルギーを吸
収し、ＮチャンネルＭＯＳＦＥＴ６とＰチャンネルＭＯ
ＳＦＥＴ４のゲートを保護している。For overvoltage where input terminal 1 becomes negative, the P-type substrate and drain of N-channel MOSFET 2
The energy is absorbed by the impedance of the junction diode, and the N-channel MOSFET6 and P-channel MOSFET
Protects the gate of SFET4.
又、入力端子１と電源ＶＤＤ端子７に過電圧が印加され
た場合、入力端子１が正となる過電圧に対しては、Ｎチ
ャンネルＭＯＳＦＥＴ２がブレークダウンした後の負性
抵抗とＮチャンネルＭＯＳＦＥＴ８のＰ型サブストレー
トとドレインのＰＮ接合ダイオードのインピーダンスに
よりエネルギーを吸収し、ＮチャンネルＭＯＳＦＥＴ６
とＰチャンネルＭＯＳＦＥＴ４のゲートを保護しており
、入力端子が負となる過電圧に対しては、Ｎチャンネル
ＭＯＳＦＥＴ２のＰ型サブストレートとドレインのＰＮ
接合ダイオードのインピーダンスとＮチャンネルＭＯＳ
ＦＥＴ８のブレークダウン後の負性抵抗により、エネル
ギーを吸収し、ＮチャンネルＭＯＳＦＥＴ６とＰチャン
ネルＭＯＳ Ｆ ＥＴ４のゲートを保護している。In addition, when an overvoltage is applied to the input terminal 1 and the power supply VDD terminal 7, the negative resistance after the breakdown of the N-channel MOSFET 2 and the P type of the N-channel MOSFET 8 The energy is absorbed by the impedance of the PN junction diode between the substrate and the drain, and the N-channel MOSFET6
and the gate of P-channel MOSFET 4, and protects the P-type substrate and drain of N-channel MOSFET 2 against overvoltage when the input terminal becomes negative.
Junction diode impedance and N-channel MOS
The negative resistance after breakdown of FET8 absorbs energy and protects the gates of N-channel MOSFET6 and P-channel MOSFET4.
このように本発明ではＮチャンネルＭＯＳＦＥＴのブレ
ークダウン後の負性抵抗とＰ型サブストレートとドレイ
ンのＰＮ接合の順方向インピーダンスにより、静電気に
よる過電圧から内部回路を保護できる。As described above, in the present invention, the internal circuit can be protected from overvoltage due to static electricity by the negative resistance after breakdown of the N-channel MOSFET and the forward impedance of the PN junction between the P-type substrate and the drain.
第２図は本発明の第２の実施例の回路図である。FIG. 2 is a circuit diagram of a second embodiment of the invention.
１２は高濃度Ｎ型拡散層をソース、ドレイン領域とし、
フィールド酸化膜をゲート酸化膜として用い、アルミ配
線領域をゲート電極とするＮチャンネルＭＯＳトランジ
スタ、１７．１９はＮチャンネ／ｌ、ＭＯＳＦＥＴ、１
５はＰチャンネルＭＯ９ＦＥＴ、１８は電源ＶＤＤ端子
、２０は電源Ｖｓｓ端子、１４は抵抗、１１は入力端子
、１６は内部への出力である。12 uses a high concentration N-type diffusion layer as a source and drain region,
An N-channel MOS transistor using a field oxide film as a gate oxide film and an aluminum wiring region as a gate electrode, 17.19 is an N-channel/l MOSFET, 1
5 is a P-channel MO9FET, 18 is a power supply VDD terminal, 20 is a power supply Vss terminal, 14 is a resistor, 11 is an input terminal, and 16 is an output to the inside.
回路動作は第１の実施例と同様である。この回路に静電
気による過電圧が入力端子１１と電源Ｖｓｓ端子２０に
印加された場合、入力端子１１が正となる過電圧に対し
ては、ＮチャンネルＭＯＳＦトランジスタ２の動作抵抗
（１００程度）によりエネルギーを吸収し、Ｎチャンネ
ルＭＯＳＦＥＴ１７とＰチャンネルＭＯＳＦＥＴＩ ５
のゲートを保護しており、入力端子１１が負となる過電
圧に対しては、ＮチャンネルＭＯ３）ランジスタ１２の
Ｐ型サブストレートとドレインのＰＮ接合ダイオードの
インピーダンスによりエネルギーを吸収し、Ｎチャンネ
ルＭＯＳＦＥＴ１７とＰチャンネルＭＯＳＦＥＴＩ５の
ゲートを保護している。The circuit operation is similar to the first embodiment. When an overvoltage due to static electricity is applied to the input terminal 11 and the power supply Vss terminal 20 in this circuit, the energy is absorbed by the operating resistance (approximately 100) of the N-channel MOSF transistor 2 for the overvoltage that becomes positive at the input terminal 11. Then, N-channel MOSFET17 and P-channel MOSFETI5
When the input terminal 11 becomes negative, the energy is absorbed by the impedance of the P-type substrate of the N-channel MOSFET 12 and the PN junction diode of the drain, and the N-channel MOSFET 17 and It protects the gate of P-channel MOSFET I5.
又、入力端子１１と電源ＶＤＤ端子１８に過電圧が印加
された場合は、入力端子１１が正となる過電圧に対して
は、ＮチャンネルＭＯＳＦ）ランジスタ１２の動作抵抗
とＮチャンネルＭＯＳＦＥＴ１９のＰ型サブストレート
とドレインのＰＮ接合ダイオードのインピーダンスによ
りエネルギーを吸収しており、入力端子１１が負となる
過電圧に対しては、ＮチャンネルＭＯＳＦＥＴ１９のＰ
型サブストレートとドレインのＰ−Ｎ型接合ダイオード
のインピーダンスとＮチャンネルＭＯ３）−ランジスタ
１２の動作抵抗によりエネルギーを吸収し、第１の実施
例Ｚと同様の保護能力を持っている。In addition, when an overvoltage is applied to the input terminal 11 and the power supply VDD terminal 18, the operating resistance of the N-channel MOSFET transistor 12 and the P-type substrate of the N-channel MOSFET 19 Energy is absorbed by the impedance of the PN junction diode of the N-channel MOSFET 19 and the drain of the N-channel MOSFET 19.
Energy is absorbed by the impedance of the P-N type junction diode of the type substrate and drain, and the operational resistance of the N-channel MO3)-transistor 12, and it has the same protection ability as the first embodiment Z.
以上説明したように本発明は、入力端子、電源ＶＳＳ端
子間、及び電源ＶＤＤ、 ＶＳ２間にそれぞれ、ゲート
電極とソース電極をショートしたＮチャンネルＭＯＳＦ
ＥＴを接続するか、または、入力端子、電源ｖｓｓ端子
間に高濃度Ｎ型拡散層をソース、ドレイン領域とし、フ
ィールド酸化膜をゲート酸化膜として用い、アルミ配線
領域をゲート電極とするＮチャンネルＭＯ８）ランジス
タのゲートとドレイン電極を接続した保護ダイオードを
入力端子、電源ＶＳＳ端子間に接続すると共に、電源Ｖ
ＤＤ、 Ｖ ８８間にゲート電極とソース電極をショ
ートしたＮチャンネルＭＯＳＦＥＴを接続することによ
り、入力信号のスピードを低下することなく、しかもチ
ップサイズを大きくすることなく静電気に対して内部回
路を保護するという効果がある。As explained above, the present invention provides an N-channel MOSFET in which the gate electrode and the source electrode are shorted between the input terminal and the power supply VSS terminal, and between the power supplies VDD and VS2, respectively.
N-channel MO8 in which ET is connected or a high concentration N-type diffusion layer is used as a source and drain region between the input terminal and the power supply vss terminal, a field oxide film is used as a gate oxide film, and an aluminum wiring region is used as a gate electrode. ) A protection diode connecting the gate and drain electrodes of the transistor is connected between the input terminal and the power supply VSS terminal, and the power supply V
By connecting an N-channel MOSFET with its gate electrode and source electrode shorted between DD and V88, the internal circuit can be protected against static electricity without reducing the input signal speed or increasing the chip size. There is an effect.
１．１１．２１・・・入力端子、２．６，８．１７．１
９，２８．３０・・・ＮチャンネルＭＯＳＦＥＴ、４，
１５．２６・・・ＰチャンネルＭＯＳＦＥＴ、３．１４
，２２．２４・・・抵抗、７．１８．２９・・・電源Ｖ
ＤＤ端子、９，２０．３１・・・電源Ｖｓｓ端子、５，
１６．２７・・・内部回路への出力、１２・・・Ｎチャ
ンネルＭＯ８Ｆトランジスタ、２３．２５・・・ＰＮ接
合ダイオード。1.11.21...Input terminal, 2.6, 8.17.1
9,28.30...N channel MOSFET, 4,
15.26...P channel MOSFET, 3.14
, 22.24...Resistance, 7.18.29...Power supply V
DD terminal, 9, 20.31...Power supply Vss terminal, 5,
16.27...Output to internal circuit, 12...N-channel MO8F transistor, 23.25...PN junction diode.
Claims (1)
ート電極とソース電極を短絡してそれぞれ接続した第１
のＮチャンネルＭＯＳＦＥＴと、第２の電源端にドレイ
ン電極を、また前記第１の電源端にゲート電極及びソー
ス電極を短絡してそれぞれ接続した第２のＮチャンネル
ＭＯＳＦＥＴとを有する半導体装置。 ２、前記第１のＮチャンネルＭＯＳＦＥＴを高濃度Ｎ型
拡散層をドレイン及びソース領域とし、フィールド酸化
膜をゲート酸化膜として用い、アルミ配線領域をゲート
電極とするＮチャンネルＭＯＳトランジスタのゲートと
ドレイン電極を接続した保護ダイオードとする請求項１
記載の半導体装置。[Claims] 1. A first electrode in which a drain electrode is connected to an input terminal, and a gate electrode and a source electrode are connected to the first power supply terminal by short-circuiting them.
and a second N-channel MOSFET having a drain electrode connected to a second power source terminal, and a gate electrode and a source electrode connected to the first power source terminal by shorting. 2. Gate and drain electrodes of an N-channel MOS transistor in which the first N-channel MOSFET uses a high concentration N-type diffusion layer as a drain and source region, a field oxide film as a gate oxide film, and an aluminum wiring region as a gate electrode. Claim 1 is a protection diode connected to
The semiconductor device described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16020290A JPH0449671A (en) | 1990-06-19 | 1990-06-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16020290A JPH0449671A (en) | 1990-06-19 | 1990-06-19 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449671A true JPH0449671A (en) | 1992-02-19 |
Family
ID=15709999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16020290A Pending JPH0449671A (en) | 1990-06-19 | 1990-06-19 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449671A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307070A (en) * | 1999-04-22 | 2000-11-02 | Fujitsu Ltd | Semiconductor device equipped with protective circuit |
| CN111478378A (en) * | 2019-01-23 | 2020-07-31 | Oppo广东移动通信有限公司 | Protection circuit, charging control device and method, and electronic device |
-
1990
- 1990-06-19 JP JP16020290A patent/JPH0449671A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307070A (en) * | 1999-04-22 | 2000-11-02 | Fujitsu Ltd | Semiconductor device equipped with protective circuit |
| CN111478378A (en) * | 2019-01-23 | 2020-07-31 | Oppo广东移动通信有限公司 | Protection circuit, charging control device and method, and electronic device |
| CN111478378B (en) * | 2019-01-23 | 2022-03-15 | Oppo广东移动通信有限公司 | Protection circuit, charging control device and method, and electronic device |
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