KR0154786B1 - Esd protection circuit with high resisting voltage pmos - Google Patents
Esd protection circuit with high resisting voltage pmosInfo
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- 230000015556 catabolic process Effects 0.000 claims abstract description 52
- 230000003068 static effect Effects 0.000 claims abstract description 37
- 230000005611 electricity Effects 0.000 claims abstract description 36
- 238000011165 process development Methods 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 description 12
- 238000000034 method Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000007599 discharging Methods 0.000 description 4
- 239000002699 waste material Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
이 발명은 고내압 PMOS를 이용한 정전기 보호 회로에 관한 것으로서, 소스와 게이트가 일반 전원 전압에 연결되고, 드레인이 본딩 패드를 통해 접지 전압(또는 입/출력단)에 연결된 저내압 PMOS 트랜지스터와; 소스가 본딩 패드를 통해 접지 전압(또는 입/출력단)에 연결되고, 게이트가 일반 전원 전압에 연결되며, 드레인이 전원단 중에서 가장 낮은 전압에 연결된 고내압 PMOS 트랜지스터로 이루어져서, 전원단(또는 입/출력단)에 인가되는 정전기를 내부회로의 손상없이 방전시킬 수 있으며, 공정개발에도 편리한 고내압 PMOS를 이용한 정전기 보호회로에 관한 것이다.The present invention relates to an electrostatic protection circuit using a high breakdown voltage PMOS, comprising: a low breakdown PMOS transistor having a source and a gate connected to a general power supply voltage, and a drain connected to a ground voltage (or an input / output terminal) through a bonding pad; The source is connected to a ground voltage (or input / output stage) through a bonding pad, the gate is connected to a common supply voltage, and the drain is made up of a high voltage resistance PMOS transistor connected to the lowest voltage of the power stage. The present invention relates to an electrostatic protection circuit using a high breakdown voltage PMOS, which can discharge static electricity applied to an output stage) without damaging an internal circuit and is convenient for process development.
Description
제1도는 고전압 공정의 전원단에 정전기를 보호회로를 적용하지 않은 경우의 기생소자를 나타낸 회로도이다.1 is a circuit diagram showing a parasitic element when a static electricity protection circuit is not applied to a power supply terminal of a high voltage process.
제2도는 종래에 사용한, 고전압 공정의 전원단의 정전기 보호회로를 나타낸 도면으로서, (a)는 Vss보다 낮은 전압을 전원으로 사용하는 경우이고, (b)는 Vdd보다 높은 전압을 전원으로 사용하는 경우이다.2 is a diagram showing a conventional static electricity protection circuit of a power stage of a high voltage process, in which (a) uses a voltage lower than Vss as the power supply, and (b) uses a voltage higher than Vdd as the power supply. If it is.
제3도는 이 발명의 제1실시예로서, 고내압 피모스를 이용한 정전기 보호회로를 전원단에 적용한 도면이며, (a)는 Vss보다 낮은 전압을 전원으로 사용하는 경우이고, (b)는 Vdd보다 높은 전압을 전원으로 사용하는 경우이다.FIG. 3 is a diagram of a first embodiment of the present invention, in which an electrostatic protection circuit using a high voltage resistance PMOS is applied to a power supply terminal, (a) is a case where a voltage lower than Vss is used as a power source, and (b) is Vdd. This is the case when a higher voltage is used as the power source.
제4도는 이 발명의 제2실시예로서, 고내압 피모스를 이용한 정전기 보호회로를 입/출력단에 적용한 도면이며, (a)는 Vss보다 낮은 전압을 전원으로 사용하는 경우이고, (b)는 Vdd보다 높은 전압을 전원으로 사용하는 경우이다.4 is a second embodiment of the present invention, in which an electrostatic protection circuit using a high breakdown voltage PMOS is applied to an input / output terminal, (a) is a case where a voltage lower than Vss is used as a power source, and (b) This is the case when a voltage higher than Vdd is used as a power supply.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
P1 : 저내압 PMOS 트랜지스터 P2 : 고내압 PMOS 트랜지스터P1: low breakdown voltage PMOS transistor P2: high breakdown voltage PMOS transistor
이 발명은 고내압 피모스(이하 PMOS라 함)을 이용한 정전기 보호회로에 관한 것으로서, 더욱 상세하게 말하자면 전원단 또는 입/출력단에 가해지는 정전기로부터 내부회로를 보호할 수 있는, 고내압 PMOS를 이용한 정전기 보호 회로에 관한 것이다.The present invention relates to an electrostatic protection circuit using a high voltage resistance PMOS (hereinafter referred to as a PMOS), and more specifically, to a high voltage resistance PMOS that can protect an internal circuit from static electricity applied to a power supply terminal or an input / output terminal. It relates to an electrostatic protection circuit.
정전기에 의한 불량 발생은, 인가되는 파워(Power)의 양에 따라, 실리콘 격자(lattice)의 온도가 증가하는데, 이 온도가 국부적인 접합면에서 상대적으로 높게 나타나는 경우에, 금속층의 필라멘트(filament)나 스파이킹(spiking) 현상으로 나타난다 따라서, 정전기로부터 내부회로를 보호할 수 있는 방법은, 칩(chip)에 인가되는 파워를 감소시키는 것이며 이것은 정전기가 인가되었을 때, 보호소자가 내부회로보다 낮은 인가전압에서 동작하도록, 보호소자의 구조를 변경하는 것이다.The occurrence of defects caused by static electricity increases the temperature of the silicon lattice, depending on the amount of power applied, and when the temperature appears relatively high at the local bonding surface, the filament of the metal layer Therefore, a way to protect the internal circuits from static electricity is to reduce the power applied to the chip, which means that when the static electricity is applied, the protection element is lower than the internal circuits. To operate at, change the structure of the protection element.
일반적인 CMOS 공정에서 사용할 수 있는 보호소자는 다이오드, 트랜지스터, SCR, thick-oxide 트랜지스터 등이 있지만, 고내압이 유지되어야 하는 경우는 사용할 수 있는 보호소자의 종류가 다양하지 못하다.Protection devices that can be used in general CMOS processes include diodes, transistors, SCRs, and thick-oxide transistors, but when high breakdown voltages are to be maintained, the types of protection devices that can be used are not diverse.
특히, 일반적인 공정에서 효과적인 보호소자로 사용되는 엔모스(이하 NMOS라 함) 트랜지스터가 고내압 공정에서는 파워낭비(dissipation)의 문제로 인하여 정전기 보호소자로 사용할 수 없다.In particular, an NMOS transistor, which is used as an effective protection device in a general process, cannot be used as an electrostatic protection device in a high breakdown voltage process due to power dissipation.
이하, 첨부된 도면을 참조로 하여 종래의 정전기 보호회로에 대하여 설명한다.Hereinafter, a conventional static electricity protection circuit will be described with reference to the accompanying drawings.
일반적인 경우, 각 전원단(가장 높은 전압;Vgg, 일반 전원 전압;Vdd, 접지전압;Vss, 가장 낮은 전압;Vee) 사이에는 제1도와 같이 정전기 보호소자를 적용하지 않거나, 제2도와 같이 두개의 다이오드[D4(p+/n-), D5(n+/p-)]를 이용하여 보호회로를 구성한다.In general, between each power supply terminal (highest voltage; Vgg, general power supply voltage; Vdd, ground voltage; Vss, lowest voltage; Vee), the electrostatic protection device as shown in FIG. 1 is not applied, or as shown in FIG. diode [D4 (p + / n - ), D5 (n + / p -)] using the constitutes the protection circuit.
여기에서, 제1도는 고전압 공정의 전원단에 정전기 보호회로를 적용하지 않은 경우의 기생소자를 나타낸 회로도이고, 제2도는 종래에 사용한, 고전압 공정의 전원단의 정전기 보호회로를 나타낸 도면으로서, (a)는 Vss보다 낮은 전압을 전원으로 사용하는 경우이고, (b)는 Vdd보다 높은 전압을 전원으로 사용하는 경우이다.Here, FIG. 1 is a circuit diagram showing a parasitic element when no static electricity protection circuit is applied to a power supply terminal of a high voltage process, and FIG. 2 is a diagram showing a static electricity protection circuit of a power supply terminal of a high voltage process conventionally used. a) is a case where a voltage lower than Vss is used as a power supply, and (b) is a case where a voltage higher than Vdd is used as a power supply.
제1도에 도시되어 있듯이, 전원단 사이에서 보호회로를 적용하지 않는 경우는, 기판(substrate;Vdd)과 웰(well;Vss, Vee) 사이에 형성되는 기생(parasitic) 다이오드(D1)가 저농도인 관계로 높은 항복(breakdown) 전압에서 트리거링(triggering)되므로 칩(chip)에 인가되는 파워(power)량이 증가하게 된다. 한편, 내부회로를 구성하는 두개의 트랜지스터(T1,T2)는 고농도의 두 기생 다이오드[D2(n-/p+), D3(n+/p-)]를 형성하는데, Vdd 단에 음 극성(negative polarity)의 펄스(pulse)가 인가되는 경우에는, 기생 다이오드(D1,D2,D3)가 순방향으로 동작되므로 내부회로의 손상없이 방전된다 그러나, Vdd 단에 양(positive) 극성의 펄스가 인가되는 경우에는, 정전기가 내부회로를 통해 방전되는데, 이런 현상은 고농도의 두 기생 다이오드(D2,D3)의 역방향 항복(breakdown) 전압의 합이, 저농도의 기생 다이오드(D1)의 항복 전압에 비해 훨씬 낮기 때문이다. 따라서, 정전기가 내부회로를 통해 방전되는 경우에, 두 트랜지스터(T1,T2)의 크기에 따라 정전기에 대한 내성이 다르게 나타나는데, 두 트랜지스터(T1,T2)의 크기가 인가되는 정전기를 방전시킬 수 있는 충분한 면적이면 우수한 정전기 특성을 나타내지만, 반대로 크기가 작은 경우에는 취약한 정전기 내성을 나타내어 내부회로가 손상되는 문제점이 있다.As shown in FIG. 1, when the protection circuit is not applied between power supply terminals, a parasitic diode D1 formed between the substrate Vdd and the wells Vss and Vee has a low concentration. Since the triggering is triggered at a high breakdown voltage, the amount of power applied to the chip increases. On the other hand, the two transistors (T1, T2) is a high concentration of the two parasitic diodes constituting the internal circuit [D2 (n - / p + ), D3 (n + / p -)] to form a negative polarity to the Vdd stage ( When a pulse of negative polarity is applied, the parasitic diodes D1, D2, and D3 operate in the forward direction and are discharged without damaging the internal circuit. However, a positive polarity pulse is applied to the Vdd stage. In this case, static electricity is discharged through the internal circuit, and this phenomenon is such that the sum of the reverse breakdown voltages of the two high concentration parasitic diodes D2 and D3 is much lower than the breakdown voltage of the low concentration parasitic diode D1. Because. Therefore, when static electricity is discharged through an internal circuit, resistance to static electricity is different depending on the sizes of the two transistors T1 and T2, and the sizes of the two transistors T1 and T2 may discharge the applied static electricity. If a sufficient area shows excellent electrostatic properties, on the contrary, if the size is small, there is a problem in that the internal circuit is damaged due to weak electrostatic resistance.
또한, 제2도의 (a)에 도시되어 있듯이, Vss를 기준으로, 양방향의 두 다이오드(D4,D5)를 이용한 정전기 보호회로를 적용한 경우에는, Vss에서 Vdd 방향으로는 p+/n-다이오드(D4)를 연결하고, Vee(=-2~-30V) 방향으로는 n+(또는 n-)/p-다이오드(D5)를 연결하므로서, 외부에서 인가되는 정전기 펄스를, 다음가 같이 방전시키게 된다.In addition, as shown in FIG. 2A, in the case of applying an electrostatic protection circuit using two bidirectional diodes D4 and D5 based on Vss, a p + / n − diode ( D4) is connected, and n + (or n − ) / p − diode D5 is connected in the Vee (= −2 to −30 V) direction, thereby discharging an electrostatic pulse applied from the outside as follows.
먼저, Vss를 접지시킨 상태에서 Vdd에 음(-) 극성의 펄스를 인가하는 경우에는, Vdd와 Vss 사이에 연결된 다이오드(D4)가 순방향으로 동작하므로 내부회로의 손상없이 방전이 이루어진다. 그러나, 양(+) 극성의 정전기가 인가되는 경우는 다이오드(D4)의 항복(breakdown) 현상이나 또는 Vdd와 Vss 사이에 연결된 회로(T3,T4)에 의해 방전이 이루어져야 한다. 이러한 경우에, 내부회로(T3,T4)는 고농도의 두 기생 다이오드(n-/p+, n+/p-)(제2도에는 도시되지 않았음. 제1도 참조)를 형성하는데 고 농도의 두 기생 다이오드(n-/p+, n+/p-)의 역방향 항복전압의 합이, Vdd와 Vss 사이에 연결한 다이오드(D4)의 항복 전압보다 크기 때문에 내부회로의 손상없이, 보호소자인 다이오드(D4)를 통해 정전기의 방전이 일어난다.First, when a negative polarity pulse is applied to Vdd while Vss is grounded, the diode D4 connected between Vdd and Vss operates in the forward direction, thereby discharging without damaging the internal circuit. However, when positive polarity of positive polarity is applied, the discharge should be caused by the breakdown phenomenon of the diode D4 or by the circuits T3 and T4 connected between Vdd and Vss. In this case, the internal circuit (T3, T4) is a high concentration of the two parasitic diodes (n - / p +, n + / p -) concentration and to form (FIG. 2, the first reference road has not been shown.) of the two parasitic diodes (n - / p +, n + / p -) , because the sum of the reverse breakdown voltage, larger than the breakdown voltage of a diode (D4) connected between Vdd and Vss of without damage to the internal circuit, the protection element Discharge of static electricity occurs through the phosphorous diode D4.
그리고, Vee를 접지시키고 Vss에 정전기를 인가하는 경우의 동작도, Vss를 접지시킨 상태에서 Vdd에 펄스를 인가한 경우와 같다. 즉, 인가된 정전기가 음(-)극성의 펄스인 경우에는 Vee와 Vss 사이의 다이오드(D5)가 순방향으로 동작하므로 회로의 손상없이 정전기를 방전시킬 수 있다. 반대로, 양(+) 극성 펄스인 경우에는, 앞에서 설명한 것과 같이 내부회로(T3,T4)의 고농도의 두 기생 다이오드(n-/p+, n+/p-)의 역방향 항복 전압의 합이, Vss와 Vee 사이에 연결된 보호소자 다이오드(D5)의 항복전압보다 크기 때문에, 보호소자 다이오드(D5)의 항복전압 이상이 인가되면, 보호소자 다이오드(D5)를 통해 방전이 이루어진다.The operation of grounding Vee and applying static electricity to Vss is also the same as the case of applying a pulse to Vdd while Vss is grounded. That is, when the applied static electricity is a negative polarity pulse, since the diode D5 between Vee and Vss operates in the forward direction, the static electricity may be discharged without damaging the circuit. The sum of the reverse breakdown voltage, on the contrary, the positive (+) polarity when the pulse is, the internal circuit (T3, T4), two parasitic high concentration of the diode (n - - / p +, n + / p) as described previously Since the breakdown voltage of the protection device diode D5 connected between Vss and Vee is greater than that, when more than the breakdown voltage of the protection device diode D5 is applied, discharge is performed through the protection device diode D5.
마지막으로, Vee를 접지시키고, Vdd 단에 음(-)극성 펄스가 인가되는 경우에는, 두 다이오드(D4,D5)가 모두 순방향이므로 Vdd와 Vee 사이의 정전기 방전은 원활하게 이루어진다. 또, Vee를 접지시키고 Vdd에 양(+) 극성 펄스를 인가하는 경우에도, 앞의 두 경우와 마찬가지로, Vdd와 Vss 사이의 다이오드(D4)와 Vss와 Vee 사이의 다이오드(D5)의 항복 전압의 합이, 내부회로의 항복 전압의 합보다 작으므로, 보호소자 다이오드(D4,D5)를 통해 방전된다.Finally, when Vee is grounded and a negative polarity pulse is applied to the Vdd terminal, since both diodes D4 and D5 are forward, the electrostatic discharge between Vdd and Vee is smoothly performed. Also, when Vee is grounded and a positive polarity pulse is applied to Vdd, the breakdown voltage of the diode D4 between Vdd and Vss and the diode D5 between Vss and Vee are the same as in the previous two cases. Since the sum is less than the sum of the breakdown voltages of the internal circuits, it is discharged through the protection element diodes D4 and D5.
또, 제2도의 (b)에 도시되어 있듯이, 기준 전원단이 Vgg(30V), Vdd(=5v), Vss(=0)인 경우, 즉, p- 기판을 사용하는 경우에도 같은 원리로 방전이 일어난다.In addition, as shown in FIG. 2B, when the reference power supply terminals are Vgg (30V), Vdd (= 5v), and Vss (= 0), that is, when a p− substrate is used, discharge is performed on the same principle. This happens.
앞에서 설명한 것과 같이, 내부회로의 손상없이 정전기를 방전시키기 위한 전제조건은 보호소자의 트리거링 전압이 내부회로의 항복 전압보다 작아야 한다는 것이므로, 보호소자의 항복 전압 값을 낮출 수 있도록 회로를 설계해야 한다.As described above, the precondition for discharging static electricity without damaging the internal circuit is that the triggering voltage of the protection device must be less than the breakdown voltage of the internal circuit, so the circuit must be designed to lower the breakdown voltage value of the protection device.
그러나, 항복 전압은 도핑(doping) 농도와 밀접한 관계를 나타내므로, 다이오드의 항복 전압을 낮추기 위해서는 저농도 영역의 도핑 농도를 높여야 하는데, 이 경우는 다른 파라메타(parameter)에 미치는 영향이 크므로 공정개발이 완료된 이후에는 고려하기 어려운 문제점이 있다.However, since the breakdown voltage is closely related to the doping concentration, it is necessary to increase the doping concentration in the low concentration region in order to lower the breakdown voltage of the diode. In this case, the process development is difficult because the influence on other parameters is large. After completion, there are problems that are difficult to consider.
따라서, 이 발명의 목적은 상기한 종래의 문제점들을 해결하기 위한 것으로서, 전원단 또는 입/출력단에 가해지는 정전기로부터 내부회로를 보호하기 위해서, 보호소자의 항복전압을 내부회로의 항복전압보다 낮게 유지하여, 인가되는 정전기를 충분히 방전시킬 수 있으며, 공정개발에도 편리하고, 다이오드에 비해 항복전압이 낮은 소자인 고내압 PMOS를 이용한 정전기 보호회로를 제공하기 위한 것이다.Accordingly, an object of the present invention is to solve the above-mentioned problems, and in order to protect the internal circuit from static electricity applied to the power supply terminal or the input / output terminal, the breakdown voltage of the protection device is kept lower than the breakdown voltage of the internal circuit. Accordingly, the present invention provides a static electricity protection circuit using a high breakdown voltage PMOS, which is capable of sufficiently discharging the applied static electricity, is convenient for process development, and has a lower breakdown voltage than a diode.
상기한 목적을 달성하기 위한 수단으로써, 이 발명의 구성은, 소스(Source)와 게이트(Gate)가 일반 전원 전압에 연결되고, 드레인(Drain)이 본딩 패드(bonding PAD)를 통해 접지 전압에 연결된 저내압 PMOS 트랜지스터와; 소스가 본딩 패드를 통해 접지 전압에 연결되고, 게이트가 일반 전원 전압에 연결되며, 드레인이 전원단 중에서 가장 낮은 전압에 연결된 고내압 PMOS 트랜지스터로 이루어진다.As a means for achieving the above object, the configuration of the present invention, the source (Source) and the gate (Gate) is connected to the general power supply voltage, the drain (Drain) is connected to the ground voltage through the bonding pad (bonding PAD) A low breakdown voltage PMOS transistor; The source is connected to the ground voltage through a bonding pad, the gate is connected to a common supply voltage, and the drain is made of a high voltage resistance PMOS transistor connected to the lowest voltage of the power stage.
상기한 목적을 달성하기 위한 수단으로써, 이 발명의 또 다른 구성은, 소스와 게이트가 전원단 중에서 가장 높은 전압에 연결되고, 드레인이 본딩 패드(bonding PAD)를 통해 일반 전원 전압에 연결된 고내압 PMOS 트랜지스터와; 소스가 본딩 패드를 통해 일반 전원 전압에 연결되고, 게이트가 전원단중에서 가장 높은 전압에 연결되며, 드레인이 접지 전압에 연결된 저내압 PMOS 트랜지스터로 이루어진다.As a means for achieving the above object, another configuration of the present invention is a high voltage resistance PMOS in which a source and a gate are connected to the highest voltage of the power supply terminals, and a drain is connected to a general power supply voltage through a bonding PAD. A transistor; The source consists of a low voltage PMOS transistor connected via a bonding pad to a common supply voltage, the gate connected to the highest voltage in the supply stage, and the drain connected to the ground voltage.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.By the above configuration, the most preferred embodiment that can be easily carried out by those skilled in the art with reference to the present invention will be described in detail with reference to the accompanying drawings.
제3도는 이 발명의 제1실시예로서, 고내압 PMOS를 이용한 정전기 보호회로를 전원단에 적용한 도면이며, (a)는 Vss보다 낮은 전압을 전원으로 사용한 경우이고, (b)는 Vdd보다 높은 전압을 전원으로 사용하는 경우이다.FIG. 3 is a first embodiment of the present invention, in which an electrostatic protection circuit using a high breakdown voltage PMOS is applied to a power supply terminal, (a) is a case where a voltage lower than Vss is used as a power source, and (b) is higher than Vdd. This is the case when voltage is used as a power source.
제3도의 (a)에 도시되어 있듯이, Vss보다 낮은 전압을 전원으로 사용하는 경우, 전원단에 적용한, 이 발명의 제1실시예에 따른, 고내압 PMOS를 이용한 정전기 보호회로는, 소스와 게이트가 일반 전원 전압(Vdd=5V)에 연결되고, 드레인이 본딩패드(bonding PAD)를 통해 접지 전압(Vss=0V)에 연결된 저내압 PMOS 트랜지스터(P2)와; 소스가 본딩 패드를 통해 접지 전압(Vss=0V)에 연결되고, 게이트가 일반 전원 전압(Vdd=5V)에 연결되며, 드레인이 전원단 중에서 가장 낮은 전압(Vee=-2~-30V)에 연결된 고내압 PMOS 트랜지스터(P2)로 이루어진다.As shown in (a) of FIG. 3, in the case of using a voltage lower than Vss as the power source, an electrostatic protection circuit using a high breakdown voltage PMOS according to the first embodiment of the present invention, which is applied to a power supply stage, has a source and a gate. A low breakdown voltage PMOS transistor P2 connected to a general power supply voltage Vdd = 5V and a drain connected to a ground voltage Vss = 0V through a bonding pad; The source is connected to the ground voltage (Vss = 0V) through the bonding pads, the gate is connected to the normal supply voltage (Vdd = 5V), and the drain is connected to the lowest voltage (Vee = -2 to -30V) of the power stage. It is made of a high breakdown voltage PMOS transistor P2.
또, 제3도의 (b)에 도시되어 있듯이, Vdd보다 높은 전압을 전원으로 사용하는 경우, 전원단에 적용한, 이 발명의 제1실시예에 따른, 고내압 PMOS를 이용한 정전기 보호 회로는, 소스와 게이트가 전원단 중에서 가장 높은 전압(Vgg=20~50V)에 연결되고, 드레인이 본딩 패드(bonding PAD)를 통해 일반 전원 전압(Vdd=5V)에 연결된 고내압 PMOS 트랜지스터(P2)와; 소스가 본딩 패드를 통해 일반 전원 전압(Vdd=5V)에 연결되고, 게이트가 전원단 중에서 가장 높은 전압(Vgg=20~50V)에 연결되며, 드레인이 접지 전압(Vss=0V)에 연결된 저내압 PMOS 트랜지스터(P1)로 이루어진다.In addition, as shown in FIG. 3B, when the voltage higher than Vdd is used as the power source, the static electricity protection circuit using the high breakdown voltage PMOS according to the first embodiment of the present invention, which is applied to the power supply terminal, is a source. A high voltage resistance PMOS transistor P2 having a gate and a gate connected to the highest voltage Vgg = 20 to 50V and a drain connected to a general power supply voltage Vdd = 5V through a bonding pad; Low voltage with the source connected to the common supply voltage (Vdd = 5V) through the bonding pads, the gate connected to the highest voltage (Vgg = 20-50V) of the power stage, and the drain connected to the ground voltage (Vss = 0V). It consists of the PMOS transistor P1.
한편, 제4도는 이 발명의 제2실시예로서, 고내압 PMOS를 이용한 정전기 보호회로를 입/출력단에 적용한 도면이며, (a)는 Vss보다 낮은 전압을 전원으로 사용하는 경우이고, (b)는 Vdd보다 높은 전압을 전원으로 사용하는 경우이다.On the other hand, Figure 4 is a second embodiment of the present invention, a static protection circuit using a high breakdown voltage PMOS is applied to the input / output terminal, (a) is a case of using a voltage lower than Vss as a power source, (b) Is when a voltage higher than Vdd is used as the power supply.
제4도의 (a)에 도시되어 있듯이, Vss보다 낮은 전압을 전원으로 사용하는 경우, 입/출력단에 적용한, 이 발명의 제2실시예에 따른, 고내압 PMOS를 이용한 정전기 보호 회로는, 소스와 게이트와 n-기판이 일반 전원 전압(Vdd=5V)에 연결되고, 드레인이 본딩 패드를 통해 입/출력단에 연결된 저내압 PMOS 트랜지스터(P1)와; 소스가 본딩 패드를 통해 입/출력단에 연결되고, 게이트가 일반 전원 전압(Vdd=5V)에 연결되며, 드레인이 전원단 중에서 가장 낮은 전압(Vee=-2~-30V)에 연결된 고내압 PMOS 트랜지스터(P2)로 이루어진다. 또, 제4도의 (b)에 도시되어 있듯이, Vdd보다 높은 전압을 전원으로 사용하는 경우, 입/출력단에 적용한 이 발명의 제2실시예에 따른, 고내압 PMOS를 이용한 정전기 보호 회로는, 소스와 게이트가 전원단 중에서 가장 높은 전압(Vgg=20~50V)에 연결되고, 드레인이 본딩 패드를 통해 입/출력단에 연결된 고내압 PMOS 트랜지스터(P2)와; 소스가 본딩 패드를 통해 입/출력단에 연결되고, 게이트가 전원단중에서 가장 높은 전압(Vgg=20~50V)에 연결되며, 드레인이 접지전압(Vss=0V)에 연결된 저내압 PMOS 트랜지스터(P1)로 이루어진다.As shown in (a) of FIG. 4, when using a voltage lower than Vss as a power source, an electrostatic protection circuit using a high breakdown voltage PMOS according to a second embodiment of the present invention, which is applied to an input / output terminal, is connected to a source and a source. the gate and the n - substrate is a common power voltage is connected to (Vdd = 5V), a drain that is connected to the input / output terminal via the bonding pads breakdown voltage PMOS transistor (P1) and; High-voltage PMOS transistors with a source connected to the input and output terminals through bonding pads, a gate connected to a common supply voltage (Vdd = 5V), and a drain connected to the lowest voltage (Vee = -2 to -30V) of the supply terminals. It consists of (P2). In addition, as shown in (b) of FIG. 4, when a voltage higher than Vdd is used as a power source, an electrostatic protection circuit using a high breakdown voltage PMOS according to a second embodiment of the present invention applied to an input / output terminal is provided. A high breakdown voltage PMOS transistor P2 having a gate and a gate connected to the highest voltage (Vgg = 20 to 50V) among the power terminals, and a drain connected to an input / output terminal through a bonding pad; Low voltage PMOS transistor (P1) with a source connected to the input and output terminals through a bonding pad, a gate connected to the highest voltage (Vgg = 20 to 50V) among the power terminals, and a drain connected to the ground voltage (Vss = 0V). Is made of.
상기한 구성에 의한, 이 발명의 실시예에 따른 작용은 다음과 같다.With the above configuration, the operation according to the embodiment of the present invention is as follows.
제3도의 (a)는 Vss보다 낮은 전압을 전원으로 사용하는 경우의 제1실시예로, Vdd단에 음(-) 극성 펄스가 인가되는 경우에는, n-기판(또는 n-웰)과 p+영역 사이에 내부회로(도시되지 않음; 제2도의 T3, T4와 같음)에 의해 형성되는 기생 다이오드가 순방향으로 동작하므로 내부회로의 손상없이 정전기를 방전시킬 수 있다. 반대로, 양(+) 극성 펄스가 인가되는 경우에는, 내부회로(도시되지 않음; 제2도의 T3,T4와 같음)의 턴-온(turn-on) 전압보다, 보호회로(P1,P2)에 존재하는 기생(parasitic) pnp 트랜지스터의 에미터와 컬렉터 사이의 단락되는 전압(BVces)이 작기 때문에, 보호회로(P1,P2)를 통해 정전기를 방전시키게 되므로, 내부회로(도시되지 않음; 제2도의 T3,T4)와 같음)는 정전기에 의한 손상을 받지 않는다.(A) of FIG. 3 shows a first embodiment in which a voltage lower than Vss is used as a power source. In the case where a negative polarity pulse is applied to the Vdd terminal, the n-substrate (or n-well) and p Since parasitic diodes formed by internal circuits (not shown; same as T3 and T4 in FIG. 2) between the + regions operate in the forward direction, static electricity can be discharged without damaging the internal circuits. On the contrary, when a positive polarity pulse is applied, the protection circuits P1 and P2 are turned on than the turn-on voltage of the internal circuit (not shown; the same as T3 and T4 in FIG. 2). Since the short-circuit voltage BVces between the emitter and the collector of the parasitic pnp transistor present is small, the static electricity is discharged through the protection circuits P1 and P2, so that the internal circuit (not shown; T3 and T4) are not damaged by static electricity.
또한 제3도의 (b)는 Vdd보다 높은 전압을 사용하는 경우의 제1실시예로서, 기준 전원단이 Vgg(30V), Vdd(=5V), Vss(=0)인 경우, 즉, p-기판을 사용하는 경우인데, 이 때에도 고내압 PMOS를 정전기 보호소자로 사용하면, 위에 설명한 것과 동일한 현상에 의해 우수한 정전기 특서을 나타낸다.3B illustrates a first embodiment in which a voltage higher than Vdd is used. When the reference power supply terminals are Vgg (30V), Vdd (= 5V), and Vss (= 0), that is, p− In the case of using a substrate, even when the high breakdown voltage PMOS is used as an electrostatic protection element, the same electrostatic characteristic is exhibited by the same phenomenon as described above.
한편, 고내압 PMOS를 이용하여 정전기 보호회로를 구성하는 것은 전원단뿐만 아니라 입/출력단에도 가능하다. 제4도는 이 발명의 제2실시예로서, 고내압 PMOS를 이용한 정전기 보호회로를 입/출력단에 적용한 도면이며, (a)는 Vss보다 낮은 전압을 전원으로 사용하는 경우이고, (b)는 Vdd보다 높은 전압을 전원으로 사용하는 경우인데, 정전기 인가시의 방전 동작은 제1실시예와 같다.On the other hand, it is possible to configure the static electricity protection circuit using a high breakdown voltage PMOS not only for the power supply stage but also for the input / output stage. FIG. 4 is a second embodiment of the present invention, in which an electrostatic protection circuit using a high breakdown voltage PMOS is applied to an input / output terminal, (a) is a case where a voltage lower than Vss is used as a power source, and (b) is Vdd. Although a higher voltage is used as the power source, the discharge operation upon application of static electricity is the same as in the first embodiment.
따라서 고내압 PMOS를 이용하여 정전기 보호회로를 구현하면, 외부에서 인가되는 정전기로부터 칩(chip)을 보호하는 기능과 함께 우수한 전기적 특성을 얻을 수 있다. 앞에서 간단하게 언급했지만, 더 상세히 설명하면, 일반적으로 Vss 방향의 정전기 보호회로로, NMOS나 n+/p-다이오드를 사용하는 경우, 칩에 전원이 공급되는 순간에서 안정된 상태에 이를때까지 Vss(=0V)보다 낮은 전압이 인가되는 경우가 발생하는데, 이 경우에 정전기 보호소자로 NMOS 트랜지스터 n+/p-다이오드를 사용하면 이 보호소자가 순방향으로 동작하므로서, 파워 낭비의 원인으로 작용하는 현상이 발생한다. 그렇지만, PMOS를 정전기 보호회로로 사용하는 경우에는 Vss보다 낮은 전압이 인가되더라도 역방향으로 동작하므로, 항복 전압값 이상의 전압이 인가되기 전까지는 누설 전류(leakage current)의 원인으로 작용하지는 않으므로, 초기의 파워낭비를 감소시킬 수 있어 우수한 전기적 특성을 얻을 수 있다.Therefore, by implementing an electrostatic protection circuit using a high breakdown voltage PMOS, it is possible to obtain excellent electrical characteristics along with a function of protecting a chip from static electricity applied from the outside. As mentioned earlier, in more detail, it is generally an electrostatic protection circuit in the Vss direction, when NMOS or n + / p - diodes are used, Vss ( When a voltage lower than = 0V) is applied, in this case, when the NMOS transistor n + / p - diode is used as an electrostatic protection device, the protection device operates in the forward direction, causing a phenomenon of power waste. do. However, when the PMOS is used as an electrostatic protection circuit, it operates in the reverse direction even if a voltage lower than Vss is applied, and thus does not act as a cause of leakage current until a voltage higher than the breakdown voltage is applied. Waste can be reduced, resulting in good electrical properties.
그리고, 보호소자로 사용되는 고내압 PMOS가 정상 동작시에는 동작 전압(Vdd)보다 높은 내압을 유지하므로 동작상에 오류도 방지할 수 있다.In addition, since the high breakdown voltage PMOS used as the protection element maintains the breakdown voltage higher than the operating voltage Vdd during the normal operation, an error in operation may be prevented.
이상에서와 같이 이 발명의 실시예에서, 전원단 또는 입/출력단에 인가되는 정전기를 내부회로의 손상없이 방전시킬 수 있으며, 공정개발에도, 편리한 고내압 PMOS를 이용한 정전기 보호회로를 제공할 수 있다.As described above, in the embodiment of the present invention, the static electricity applied to the power supply terminal or the input / output terminal can be discharged without damaging the internal circuit, and in the process development, it is possible to provide a static electricity protection circuit using a high withstand voltage PMOS. .
이 발명의 이러한 효과는 고내압을 사용하는 공정에 이용될 수 있다.This effect of the present invention can be used in a process using high breakdown voltage.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037099A KR0154786B1 (en) | 1995-10-25 | 1995-10-25 | Esd protection circuit with high resisting voltage pmos |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037099A KR0154786B1 (en) | 1995-10-25 | 1995-10-25 | Esd protection circuit with high resisting voltage pmos |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970024152A KR970024152A (en) | 1997-05-30 |
| KR0154786B1 true KR0154786B1 (en) | 1998-10-15 |
Family
ID=19431291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950037099A KR0154786B1 (en) | 1995-10-25 | 1995-10-25 | Esd protection circuit with high resisting voltage pmos |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0154786B1 (en) |
-
1995
- 1995-10-25 KR KR1019950037099A patent/KR0154786B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970024152A (en) | 1997-05-30 |
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