JPH0447280A - デジタル回路試験装置 - Google Patents
デジタル回路試験装置Info
- Publication number
- JPH0447280A JPH0447280A JP2157227A JP15722790A JPH0447280A JP H0447280 A JPH0447280 A JP H0447280A JP 2157227 A JP2157227 A JP 2157227A JP 15722790 A JP15722790 A JP 15722790A JP H0447280 A JPH0447280 A JP H0447280A
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- circuit
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- arithmetic
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- 238000006243 chemical reaction Methods 0.000 claims description 19
- 230000005856 abnormality Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract 4
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＲＯＭを内蔵するデジタルＬＳＩのオンライ
ン試験を容易化する手段に関する。
ン試験を容易化する手段に関する。
本発明は、演算回路を持つデジタル回路に対してオンラ
イン試験を行う手段において、演算回路での演算手順を
格納するＲＯＭが指示するタイミングで演算回路の内部
状態をロードすることにより、 複雑な制御回路を設けずに、定期的または不定期的に試
験を行うことができるようにしたものである。
イン試験を行う手段において、演算回路での演算手順を
格納するＲＯＭが指示するタイミングで演算回路の内部
状態をロードすることにより、 複雑な制御回路を設けずに、定期的または不定期的に試
験を行うことができるようにしたものである。
従来、デジタル信号処理用ＬＳＩなどには、内部の演算
回路の正常性を試験するために、演算回路の内部状態を
シリアル信号に変換するパラレルシリアル変換回路と、
これをいくつかの試験インクフェース端子からの人力に
より制御する（任意のタイミングでパラレルロード状態
にする、読出し状態にする、転送りロックを供給するな
ど）試験制御回路とを内蔵しているものがある。
回路の正常性を試験するために、演算回路の内部状態を
シリアル信号に変換するパラレルシリアル変換回路と、
これをいくつかの試験インクフェース端子からの人力に
より制御する（任意のタイミングでパラレルロード状態
にする、読出し状態にする、転送りロックを供給するな
ど）試験制御回路とを内蔵しているものがある。
このような従来例では、これを内蔵するＬＳＩの正常性
を搭載した装置上で定期的または不定期的に上位装置か
ら試験したい際に、試験インタフェース端子を制御して
内部状態をパラレルロードするタイミングなどの情報を
人力する必要があり、付加回路の規模が大きくなる欠点
がある。
を搭載した装置上で定期的または不定期的に上位装置か
ら試験したい際に、試験インタフェース端子を制御して
内部状態をパラレルロードするタイミングなどの情報を
人力する必要があり、付加回路の規模が大きくなる欠点
がある。
本発明は、このような欠点を除去するもので、付加回路
の構成が小規模なデジタル回路試験装置を提供すること
を目的とする。
の構成が小規模なデジタル回路試験装置を提供すること
を目的とする。
〔課題を解決するための手段：
本発明は、デジタル信号処理用ＬＳＩに含まれる演算回
路に結合され、この演算回路での処理内容を示すコード
が書き込まれたＲＯＭと、この８０Ｍの内容を上記演算
回路に与える演算制御回路と、上記演算回路の内部状態
を示すパラレル信号をシリアル信号に変換するパラレル
シリアル変換回路と、複数個の試験インタフェース端子
をもち、この試験インタフェース端子を経由する人力に
より上記パラレルシリアル変換回路を制御する試験制御
回路とを備えたデジタル回路試験装置において、上記演
算回路の内部状態を示すパラレル信号を上記パラレルシ
リアル変換回路にロードさせるタイミングとして、上記
ＲＯＭまたは上記試験制御回路の出力のいずれか一方を
、上記試験制御回路からの指示に応じて選択するセレク
タを備えたことを特徴とする。
路に結合され、この演算回路での処理内容を示すコード
が書き込まれたＲＯＭと、この８０Ｍの内容を上記演算
回路に与える演算制御回路と、上記演算回路の内部状態
を示すパラレル信号をシリアル信号に変換するパラレル
シリアル変換回路と、複数個の試験インタフェース端子
をもち、この試験インタフェース端子を経由する人力に
より上記パラレルシリアル変換回路を制御する試験制御
回路とを備えたデジタル回路試験装置において、上記演
算回路の内部状態を示すパラレル信号を上記パラレルシ
リアル変換回路にロードさせるタイミングとして、上記
ＲＯＭまたは上記試験制御回路の出力のいずれか一方を
、上記試験制御回路からの指示に応じて選択するセレク
タを備えたことを特徴とする。
演算制御回路は、ＲＯＭに書き込まれたコードに基づき
演算回路を制御して信号処理を実行させる。この演算の
途中で顕著な異常値が現れると、これがパラレルシリア
ル変換回路にロードされるが、この異常値が現れたタイ
ミングをＲＯＭに書き込み、試験制御回路のリセット状
態でＲＯＭの出力を選択し、パラレルシリアル変換回路
にクロックを供給する。これにより、タイミング情報の
入力に伴う回路規模の増大を抑止する。
演算回路を制御して信号処理を実行させる。この演算の
途中で顕著な異常値が現れると、これがパラレルシリア
ル変換回路にロードされるが、この異常値が現れたタイ
ミングをＲＯＭに書き込み、試験制御回路のリセット状
態でＲＯＭの出力を選択し、パラレルシリアル変換回路
にクロックを供給する。これにより、タイミング情報の
入力に伴う回路規模の増大を抑止する。
以下、本発明一実施例について図面を参照して説明する
。
。
図はこの実施例の構成を示すブロック図である。
この実施例は、ＲＯＭＩと、演算制御回路２と、演算回
路３と、試験制御回路４と、セレクタ５と、パラレルシ
リアル変換回路６と、試験インタフェース入力端子７と
、試験インタフェース出力端子８と、信号入力端子９と
、信号出力端子１０とを備え、 すなわち、この実施例は、デジタル信号処理用ＬＳＩに
含まれる演算回路３に結合され、この演算回路３での処
理内容を示すコードが書き込まれたＲＯＭＩと、このＲ
ＯＭＩの内容を演算回路３に与える演算制御回路２と、
演算回路３の内部状態を示すパラレル信号をシリアル信
号に変換するパラレルシリアル変換回路６と、複数個の
試験インタフェース入力端子７をもち、この試験インタ
フェース入力端子７を経由する人力によりパラレルシリ
アル変換回路６を制御する試験制御回路４とを備え、さ
らに、本発明の特徴とする手段として、演算回路３の内
部状態を示すパラレル信号をパラレルシリアル変換回路
６にロードさせるタイミングとして、ＲＯＭＩまたは試
験制御回路４の出力のいずれか一方を、試験制御回路４
からの指示に応じて選択するセレクタ５を備える。
路３と、試験制御回路４と、セレクタ５と、パラレルシ
リアル変換回路６と、試験インタフェース入力端子７と
、試験インタフェース出力端子８と、信号入力端子９と
、信号出力端子１０とを備え、 すなわち、この実施例は、デジタル信号処理用ＬＳＩに
含まれる演算回路３に結合され、この演算回路３での処
理内容を示すコードが書き込まれたＲＯＭＩと、このＲ
ＯＭＩの内容を演算回路３に与える演算制御回路２と、
演算回路３の内部状態を示すパラレル信号をシリアル信
号に変換するパラレルシリアル変換回路６と、複数個の
試験インタフェース入力端子７をもち、この試験インタ
フェース入力端子７を経由する人力によりパラレルシリ
アル変換回路６を制御する試験制御回路４とを備え、さ
らに、本発明の特徴とする手段として、演算回路３の内
部状態を示すパラレル信号をパラレルシリアル変換回路
６にロードさせるタイミングとして、ＲＯＭＩまたは試
験制御回路４の出力のいずれか一方を、試験制御回路４
からの指示に応じて選択するセレクタ５を備える。
次に、この実施例の動作を説明する。
信号入力端子９に印加される人力信号は、２０Ｍ１に書
込まれたコードにより演算制御回路２を介して制御され
る演算回路３で処理されて信号出力端子１０に出力され
る。試験制御回路４の出力する選択信号に応じて試験制
御回路４とＲＯＭＩとの出力からセレクタ５が選択する
信号に基づき、パラレルシリアル変換回路６に演算回路
３の内部状態ヲパラレルロードするタイミングが指示さ
れる。試験制御回路４は、試験インタフェース入力端子
７からの人力を解析してパラレルシリアル変換回路６の
パラレルロードタイミングを作成する。
込まれたコードにより演算制御回路２を介して制御され
る演算回路３で処理されて信号出力端子１０に出力され
る。試験制御回路４の出力する選択信号に応じて試験制
御回路４とＲＯＭＩとの出力からセレクタ５が選択する
信号に基づき、パラレルシリアル変換回路６に演算回路
３の内部状態ヲパラレルロードするタイミングが指示さ
れる。試験制御回路４は、試験インタフェース入力端子
７からの人力を解析してパラレルシリアル変換回路６の
パラレルロードタイミングを作成する。
一般に端子数等制限により試験インタフェースはシリア
ルインタフェースがとられ、このインタフェース（こよ
りパラレルロードタイミングは高い自由度をもって設定
できる。演算回路３には、たとえばＲＡＭが含まれ、信
号出力端子１０にはＲＯＭ１の複数番地に書かれた複数
の演算の結果が有効な値として出力される。この演算の
途中に入力信号や内部回路の異常を顕著に反影する値（
たとえば、多くの番地のＲＡＭ内容の和）が現れる場合
に、これをパラレルシリアル変換回路６にパラレルロー
ドして読み出す。ここで、入力信号や内部回路の異常を
顕著に反影する値が現れるタイミング（ＲＯＭＩ上の位
置）をＲＯＭＩに書き込んでおき、試験制御回路４のリ
セット状態でセレクタ５がＲＯＭＩの出力を選択し、パ
ラレルシリアル変換回路６に一定周期のクロックが供給
されるように構成してその値を読み出す。
ルインタフェースがとられ、このインタフェース（こよ
りパラレルロードタイミングは高い自由度をもって設定
できる。演算回路３には、たとえばＲＡＭが含まれ、信
号出力端子１０にはＲＯＭ１の複数番地に書かれた複数
の演算の結果が有効な値として出力される。この演算の
途中に入力信号や内部回路の異常を顕著に反影する値（
たとえば、多くの番地のＲＡＭ内容の和）が現れる場合
に、これをパラレルシリアル変換回路６にパラレルロー
ドして読み出す。ここで、入力信号や内部回路の異常を
顕著に反影する値が現れるタイミング（ＲＯＭＩ上の位
置）をＲＯＭＩに書き込んでおき、試験制御回路４のリ
セット状態でセレクタ５がＲＯＭＩの出力を選択し、パ
ラレルシリアル変換回路６に一定周期のクロックが供給
されるように構成してその値を読み出す。
本発明は、以上説明したように、ＲＯＭが指示するタイ
ミングで演算回路の内部状態をパラレルシリアル変換回
路にパラレルロードさせるセレクタを設けることにより
、これを内蔵するＬＳＩなどとその外付は回路類の異常
を反影する値を複雑な試験インタフェースを制御する回
路を設けず１ご読み出すことができ、上位装置からの定
期的または不定期的な試験を行う際に、回路規模を削減
できる効果がある。
ミングで演算回路の内部状態をパラレルシリアル変換回
路にパラレルロードさせるセレクタを設けることにより
、これを内蔵するＬＳＩなどとその外付は回路類の異常
を反影する値を複雑な試験インタフェースを制御する回
路を設けず１ご読み出すことができ、上位装置からの定
期的または不定期的な試験を行う際に、回路規模を削減
できる効果がある。
図は本発明実施例の構成を示すブロック構成図。
１・・・ＲＯＭ、２・・・演算制御回路、訃・・演算回
路、４・・・試験制御回路、５・・・セレクタ、６・・
・パラレルシリアル変換回路、７・・・試験インタフェ
ース入力端子、訃・・試験インタフェース出力端子、９
・・・信号入力端子、１０・・・信号出力端子。
路、４・・・試験制御回路、５・・・セレクタ、６・・
・パラレルシリアル変換回路、７・・・試験インタフェ
ース入力端子、訃・・試験インタフェース出力端子、９
・・・信号入力端子、１０・・・信号出力端子。
Claims (1)
- 【特許請求の範囲】 １、デジタル信号処理用ＬＳＩに含まれる演算回路に結
合され、この演算回路での処理内容を示すコードが書き
込まれたＲＯＭと、 このＲＯＭの内容を上記演算回路に与える演算制御回路
と、 上記演算回路の内部状態を示すパラレル信号をシリアル
信号に変換するパラレルシリアル変換回路と、 複数個の試験インタフェース端子をもち、この試験イン
タフェース端子を経由する入力により上記パラレルシリ
アル変換回路を制御する試験制御回路と を備えたデジタル回路試験装置において、 上記演算回路の内部状態を示すパラレル信号を上記パラ
レルシリアル変換回路にロードさせるタイミングとして
、上記ＲＯＭまたは上記試験制御回路の出力のいずれか
一方を上記試験制御回路からの指示に応じて選択するセ
レクタ を備えたことを特徴とするデジタル回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157227A JPH0447280A (ja) | 1990-06-14 | 1990-06-14 | デジタル回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157227A JPH0447280A (ja) | 1990-06-14 | 1990-06-14 | デジタル回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447280A true JPH0447280A (ja) | 1992-02-17 |
Family
ID=15645010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157227A Pending JPH0447280A (ja) | 1990-06-14 | 1990-06-14 | デジタル回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0447280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010032468A (ja) * | 2008-07-31 | 2010-02-12 | Fujitsu Ltd | 集積回路及びそのモニタ信号出力方法 |
-
1990
- 1990-06-14 JP JP2157227A patent/JPH0447280A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010032468A (ja) * | 2008-07-31 | 2010-02-12 | Fujitsu Ltd | 集積回路及びそのモニタ信号出力方法 |
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